verilog bug记录-修改信号线频率
verilog bug记录-修改信号线频率
问题起因：在block design连连看后，进行validate design的时候，老是提示频率不匹配，于是我双击该信号线，如下图所示：
如果要匹配的话，该频率需要修改为312.5MHz，但是我每次更改完点完确认后，每次验证还是失败，再点进去看，发现还是100MHz，就很气，后来重启软件，重启电脑都没有解决这个问题。
后来发现在这个地方修改没用，得再另一个地方改：
首先选中我需要修改的信号线（前提是一个bus），右击：
可以看到最上面有一个Block interface properties，点进去后发现出现了这个界面
点击properties：
再点击config：
发现这里就可以修改了，改成我们想要的频率即可