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LRDDR4芯片学习（三）——命令和时序

article 2024/10/23 15:03:56

ddr command:

activate command
refresh command
precharge command
write/read command
burst write/read command
MRR/MRW command

一、Activate命令

在读写命令之前，必须要发送Activate命令，由ACTIVATE-1、ACTIVATE-2命令组成。ACTIVATE命令中包含了BA[2:0]的bank选择信号和R[15:0]的行选择信号。ACTIVATE命令时序如下所示：

激活操作：

ACTIVATE命令由两个连续命令组成，Activate-1命令和Activate-2。通过在(Activate-1)时钟的第一个上升沿保持CS HIGH，CA0 HIGH和CA1 LOW来发出Activate-1命令，通过在(Activate-2)时钟的第一个上升沿保持CS HIGH，CA0 HIGH和CA1 HIGH来发出Activate-2命令。存储体地址BA0，BA1和BA2用于选择所需的存储体。行地址用于确定在选定存储区中激活哪一行。
必须先发送ACTIVATE命令，然后才能执行任何READ或WRITE操作。发出ACTIVATE命令后，设备可以在tRCD上接受READ或WRITE命令。激活存储体（并且操作完成）后，必须对它进行预充电，然后才能将另一个ACTIVATE命令应用于相同的存储体。BANK组激活时间和预充电时间分别定义为tRAS和tRP。到同一存储体的ACTIVATE命令之间的最小时间间隔由设备的RAS周期时间（tRC）确定。到不同存储体的ACTIVATE命令之间的最小时间间隔为tRRD

二、Refresh命令

REFRESH 命令就是刷新lpddr命令，lpddr需要不断的刷新来保证数据不会丢失。可以选择一次刷新所有8个bank或每次刷新一个bank。一次刷新所有bank和一次刷新一个bank的命令如下所示：

三、Precharge命令

由于SDRAM的寻址具体独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原来有效（工作）的行关闭，重新发送行/列地址。L-Bank关闭现有工作行，准备打开新行的操作就是预充电（Precharge）。

预充电可以通过命令控制，也可以通过辅助设定让芯片在每次读写操作之后自动进行预充电。实际上，预充电是一种对工作行中所有存储体进行数据重写，并对行地址进行复位，同时释放S-AMP（重新加入比较电压，一般是电容电压的1/2，以帮助判断读取数据的逻辑电平，因为S-AMP是通过一个参考电压与存储体位线电压的比较来判断逻辑值的），以准备新行的工作。具体而言，就是将S-AMP中的数据回写，存储电容会受到干扰，所以也需要S-AMP进行读后重写。此时，电容的电量（或者说其产生的电压）将是判断逻辑状态的依据（读取时也需要），为此要设定一个临界值，一般为电容电量的1/2，超过它的为逻辑1，进行重写，否则为逻辑0，不进行重写（等于放电）。为此，现在基本都将电容的另一端接入一个指定的电压（即1/2电容电压），而不是接地，以帮助重写时的比较与判断。

四、Read命令

01 Read Preamble and Postamble

LPDDR4-SDRAM的DQS选通脉冲需要在第一个锁存沿之前（带有DATA为“ valid”的DQS_t的上升沿）之前加一个前同步码，并且在最后一个锁存沿之后需要一个后同步码。前同步码和后同步码的长度是通过模式寄存器写（MRW）设置的。对于READ操作，前同步码是2 * tCK，但前同步码是静态的（无切换）或切换，可通过模式寄存器选择 .LPDDR4的DQS读取后同步码为0.5 * tCK（或扩展为1.5 * tCK）。标准DQS后同步码将由DRAM驱动以读取0.5 * tCK。模式寄存器设置指示DRAM驱动额外的（扩展的）一个周期DQS读取后同步码。下图显示了标准（tRPST）和扩展（tRPSTE）后同步操作的DQS读取后同步示例。

02 Burst Read Opeartion

突发读取命令由CS发起，并且CA [5：0]在CK的上升沿置为正确状态，如命令真值表所定义。命令地址总线输入确定启动突发的列地址。这两个低位地址位未在CA总线上传输，并暗示为“ 0”，因此起始脉冲串地址始终为4的倍数（例如0x0、0x4、0x8、0xC）。从完成读取命令的时钟的最后一个上升沿（例如：CAS-2命令的第二个上升沿）到测量tDQSCK延迟的时钟的上升沿定义读取等待时间（RL）。在完成读取命令的时钟的上升沿之后，第一个有效数据可用RL * tCK + tDQSCK + tDQSQ。数据选通输出在第一个有效选通上升沿之前被驱动tRPRE。脉冲串的第一个数据位与数据选通的第一个有效（即前同步码）上升沿同步。随后的每个数据输出出现在每个DQ引脚上，并与数据选通脉冲沿边缘对齐。在突发末尾，将DQS信号驱动另一个半周期后同步码，或者如果模式寄存器中的可编程后同步码位置1，则驱动1.5个周期后同步码。 RL在模式寄存器中编程。相对于DQS_t和DQS_c的交叉点测量数据选通的引脚时序。

03 Read Timing

五、Write命令

01 Write Preamble and Postamble

LPDDR4-SDRAM的DQS选通脉冲需要在第一个锁存沿之前（带有DATA为“ valid”的DQS_t的上升沿）之前加一个前同步码，并且在最后一个锁存沿之后需要一个后同步码。通过模式寄存器写（MRW）设置前同步码和后同步码的长度。对于WRITE操作，在所有工作频率下都需要2 * tCK前同步码.LPDDR4的DQS写后同步码为0.5 * tCK 或扩展到1.5 * tCK。标准的DQS后同步码将由存储控制器驱动进行写入操作的0.5 * tCK。模式寄存器设置指示DRAM驱动额外的（扩展的）一个周期DQS写后同步码。下图显示了标准（tWPST）和扩展（tWPSTE）后同步码操作的DQS写入后同步码示例。

02 Burst Write Operation

突发WRITE命令由CS发起，并且CA [5：0]在CK的上升沿置为正确状态，如命令真值表所定义。对于Burst WRITE命令，应将列地址C [3：2]驱动为LOW，并且不在CA总线上传输列地址C [1：0]（假定为零），因此起始列突发地址为始终与32B边界对齐。从完成写命令的时钟的最后一个上升沿（例如，CAS-2命令的第二个上升沿）到测量tDQSS的时钟的上升沿定义写等待时间（WL）。必须在完成写命令的时钟的上升沿之后驱动WL * tCK + tDQSS来驱动DQS的有效“闩锁”沿。LPDDR4-SDRAM使用不匹配的DQS-DQ路径以降低功耗，因此DQS选通脉冲必须在DQ信号之前到达SDRAM球达tDQS2DQ的量。 DQS选通输出在第一个有效的选通上升沿之前被驱动tWPRE。 tWPRE前同步码要求为2 x tCK。必须对DQS闪光灯进行培训，以使其与DQ数据居中对齐。必须为tDIVW（数据输入有效窗口）保留DQ数据，并且必须定期训练DQS以使其在tDIVW窗口中居中，以补偿由于温度和电压变化而引起的时序变化。 SDRAM在DQS的连续边缘上捕获突发数据，直到完成16位或32位数据突发。突发WRITE完成后，DWP选通必须保持tWPST的活动（触发）（WRITE后同步码）。突发写入操作后，必须满足tWR才能向同一存储库发出PRECHARGE命令。引脚输入时序是相对于DQS_t和DQS_c的交叉点测量的