如何判断FPGA能够接入几个Camera

摘要：仅记录判断FPGA能够接入几个Camera的思路

在FPGA中，"quad"和"bank"是两个不同的概念，它们通常用于描述FPGA中的高速串行收发器（如Xilinx的GTX或GTH收发器）的组织方式。

1. Quad:

• 一个Quad包含一组高速串行收发器，通常为4个GTX或GTH收发器。
• 这些收发器共享一个QPLL（Quad Phase-Locked Loop），用于时钟管理。
• Quad设计用于支持高速数据传输，并且可以共享参考时钟信号。
• 在Xilinx的7系列FPGA中，所有GTX的Quad位于模具一侧的单个列中。

1. Bank:

• Bank是指FPGA中的一组I/O引脚，这些引脚可以配置为支持不同的电压和信号标准。
• 每个Bank的接口标准由其接口电压VCCO决定，一个Bank只能有一种VCCO，但不同Bank的VCCO可以不同。
• Bank用于提高设计的灵活性，允许不同的Bank支持不同的电气标准。
• 在Xilinx的7系列FPGA中，FPGA的IO被划分为多个Bank，每个Bank的接口标准由其接口电压VCCO决定。

总结来说，"Quad"是指一组高速串行收发器，而"Bank"是指FPGA中的一组I/O引脚。两者的主要区别在于Quad专注于高速数据传输的收发器组织，而Bank则是对FPGA I/O引脚的分组，以便支持不同的电气标准。

HP BANK通常用于高速场景，如DDR或其他高速差分线（不是GTX）

HR BANK用于宽范围I/O，最高能够支持到3.3V的电压

HD BANK用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V

收发器通常用于实现高速通信协议，如PCI Express、SATA、JESD204B等

如何判断FPGA能够接入几个Camera？

（8M camera 4lane举例）

考虑芯片有几个HP Bank？

AMD Technical Information Portal

考量一：考虑Bank上面能放几个camera？

pin信息（8M camera 4lane举例）

Zynq UltraScale+ Package Device Pinout Files

https://china.xilinx.com/content/dam/xilinx/support/packagefiles/zuppackages/xczu15egffvb1156pkg.txt

AMD Technical Information Portal

个人感觉可以放4个

考量二：考虑时钟？

根据测试结果相邻两个HP bank可以用一个mmcm的时钟；

但是多个bank能够共用一个时钟，不确定；当前两个bank是可以共用全局时钟的；

考量三：考虑布局布线是否能过？

pin的连接选取很重要，同一个MIPI RX CSI-2里面的pin最好是一个系列的；

考量四：考虑硬件PCB能否画的下？

考量五：考虑资源以及设计复杂程度（ddr带宽）？

考量六：bank的电平标准必须统一！

（bank速度？）

结论（理论上）：

Mipi rx csi2、vdma或ram 固定的资源消耗

15EG：4 HP bank、1MMCM、4hpbank*4lane camera = 16camera

3EG：3 HP bank、1MMCM、3hpbank*4lane camera = 12camera

实际真实运用上应该达不到。