每日论文22-24ESSERC一种54.6-65.1GHz多路径同步16振荡器

《A 54.6-65.1 GHz Multi-Path-Synchronized 16-Core Oscillator Achieving −131.4 dBc/Hz PN and 195.8 dBc/Hz FoMT at 10 MHz Offset in 65nm CMOS》24欧洲固态

本文是在60GHz 16核VCO的工作，主要亮点在于每一组中四个VCO之间的三路同步拓扑结构，有助于抑制振荡频率上升时由不对称变压器布局引起的core之间频率不匹配。图一概括了本文核22ISSCC中16核60G工作的区别：

16个核分为四组，每一组四个core，下面的图展示组内的同步方法：

首先，当频率增加到60ghz频段时，开关电容阵列（SCA）的Q因子将显著降低，导致相位噪声和FoM性能下降。为了缓解这个问题，在每个振荡器铁芯中只保留漏极端的SCA。

然后与 22isscc《“A 22.4-to-26.8GHz Dual-Path-Synchronized Quad-Core Oscillator Achieving −138dBc/Hz PN and 193.3dBc/Hz FoM at 10MHz Offset from 25.8GHz》类似，通过蓝色的path1来同步相邻core，还通过绿色的path2即变压器之间的强耦合来同步相邻的core。论文提到对于22isscc 25G的VCO来说，这两条同步路径已经足够抑制频率不匹配。但是当频率到60G后两条路径不够抑制频率不匹配带来的PN的恶化。而且显然，图中的LG2需要打孔到M8来实现，这导致LG2和LG不同。在25G可以忽略，但是在60G这即使在没有引入频率不匹配的时候，相邻core之间的漏极和栅极端已经会存在较大的电压幅值变化。

所以为了在60G解决这个问题，该工作引入了第三条路经，与路径1类似，如果电阻RS足够大，将直接同步两个相邻的内核。但是，RS不能太大，因为直流电流会通过RS，导致RS两端电压下降，增加功耗。

为了使RS的功耗最小化，该工作选择了10 Ω RS。仿真结果如下图，相邻core之间的电压幅值变化可以显著减小。仿真结果表明，当相邻核之间引入2.5%的频率不匹配时，所提出的拓扑结构的PN恶化降低了0.5 dB。

然后组间的同步如下图。在路径4中，相邻组（例如，组#1和#2）中的两个振荡器芯的同相漏极使用薄金属走线连接。此外，路径5连接中心四个振荡器core的同相漏极。与前面的三个路径不同，路径4或5上的电压是同相的。

通过采用上述5个同步路径，可以直接同步四个组和每个组内的四个振荡器核心。