文章目录
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- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
本节学习如何实现下图中的电路。
模块声明
module top_module (
input clk,
input d,
input ar, // asynchronous reset
output q);
思路：
只是实现一种带异步复位的D触发器。
时钟边沿两种触发方式的关键字：negedge（下降沿）和posedge（上升沿）。
记得将ar信号放入敏感信号列表中。
二、verilog源码
module top_module (
input clk,
input d,
input ar,</
