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学习笔记：Verilog过程结构及在线仿真

article 2024/12/23 8:15:57

参考
https://www.runoob.com/w3cnote/verilog-process-structure.html
过程结构语句有 2 种，initial 与 always 语句
行为级建模的 2 种基本语句。
一个模块中可以包含多个 initial 和 always 语句，但 2 种语句不能嵌套使用。
这些语句在模块间并行执行，与其在模块的前后顺序没有关系。
但是 initial 语句或 always 语句内部可以理解为是顺序执行的（非阻塞赋值除外）。
每个 initial 语句或 always 语句都会产生一个独立的控制流，执行时间都是从 0 时刻开始。
initial语句
initial 语句从 0 时刻开始执行，只执行一次，多个 initial 块之间是相互独立的。
如果 initial 块内包含多个语句，需要使用关键字 begin 和 end 组成一个块语句。
如果 initial 块内只要一条语句，关键字 begin 和 end 可使用也可不使用。
initial 理论上来讲是不可综合的，多用于初始化、信号检测等。
示例代码，见前一篇文章：https://blog.csdn.net/weixin_43172531/article/details/144547254

    initial begin
        ai         = 0 ;
        #25 ;      ai        = 1 ;
        #35 ;      ai        = 0 ;        //absolute 60ns
        #40 ;      ai        = 1 ;        //absolute 100ns
        #10 ;      ai        = 0 ;        //absolute 110ns
    end
 
    initial begin
        bi         = 1 ;
        #70 ;      bi        = 0 ;        //absolute 70ns
        #20 ;      bi        = 1 ;        //absolute 90ns
    end

always 语句
always 语句是重复执行的。always 语句块从 0 时刻开始执行其中的行为语句；当执行完最后一条语句后，便再次执行语句块中的第一条语句，如此循环反复。
由于循环执行的特点，always 语句多用于仿真时钟的产生，信号行为的检测等。
下面用 always 产生一个 100MHz 时钟源，并在 1010ns 时停止仿真代码如下。

`timescale 1ns/1ns
 
module test ;
 
    parameter CLK_FREQ   = 100 ; //100MHz
    parameter CLK_CYCLE  = 1e9 / (CLK_FREQ * 1e6) ;   //switch to ns
 
    reg  clk ;
    initial      clk = 1'b0 ;      //clk is initialized to "0"
    always     # (CLK_CYCLE/2) clk = ~clk ;  //generating a real clock by reversing
 
    always begin
        #10;
        if ($time >= 1000) begin
            $finish ;
        end
    end
 
endmodule

仿真代码

// https://hdlbits.01xz.net/wiki/Iverilog
`timescale 1ns/1ns

module top_module ();
    parameter CLK_FREQ   = 100 ; //100MHz
    parameter CLK_CYCLE  = 1e9 / (CLK_FREQ * 1e6) ;   //switch to ns
    reg clk;
    initial clk = 1'b0 ;      //clk is initialized to "0"
    always # (CLK_CYCLE/2) clk = ~clk ; //generating a real clock by reversing
    
    reg  ai, bi ;

    initial `probe_start; // Start the timing diagram

    `probe(clk);
    `probe(ai);
    `probe(bi);

    initial begin
        $dumpfile("wave.vcd"); // Enable waveform dumping
        $dumpvars(0, top_module); // Dump all signals in top_module
    end

    initial begin
        ai        = 0 ;
        #25 ;      ai        = 1 ;
        #35 ;      ai        = 0 ;        //60ns
        #40 ;      ai        = 1 ;        //100ns
        #10 ;      ai        = 0 ;        //110ns
    end
 
    initial begin
        bi        = 1 ;
        #70 ;      bi        = 0 ;
        #20 ;      bi        = 1 ;
    end
  
    initial begin
        #150; // Simplified termination
        $finish;
    end

    initial begin
        $monitor("Time = %0t, clk = %b, ai = %b, bi = %b", $time, clk, ai, bi);
    end

endmodule