时序优化方法
1.rtl级
1.1避免组合逻辑级数过深
当组合逻辑级数过深时，如果时序允许，可以通过插入时序逻辑来打断组合逻辑链。
1.2寄存器复制
如果是由于fanout过大，可以通过寄存器复制，来减小扇出。
1.3逻辑展平，消除优先级
尽量使用不带优先级的选择器，用case替代if/else语句
1.4提前生成使能信号
如果if中组合逻辑复杂，可以提前一排生成使能信号
1.5对于dsp和sram出口在运算之前用寄存器隔离
2.综合策略
2.1 ip级时钟过约束，给soc级时钟留余量
2.2 部分底层模块进行ungroup设置，方便工具综合优化
3.后端
3.1对关键路径替换为lvt器件
3.2利用时钟偏斜，解决setup问题。