FPGA 时钟功能
时钟功能
时钟规划必须基于目标器件中的高扇出时钟和低扇出时钟的总数。
高扇出时钟
高扇出时钟几乎覆盖了
SSI
技术器件的整个
SLR
或单片器件的几乎所有时钟区域。下图显示了一个高扇出时钟，它跨
越几乎整个
SLR
，而
BUFGCE
驱动器显示为红色。
注释：
在设计中使用超过
24
个时钟可能会导致需要特殊设计考虑或其他前期规划的问题。
重要提示：
在
ZHOLD
和
BUF_IN
补偿模式下，
MMCM
反馈时钟路径在布线轨道，时钟根位置和分布轨道方面与
CLKOUT0
时钟路径相匹配。因此，当时钟缓存和时钟根相距很远时，反馈时钟可以视为高扇出时钟。
低扇出时钟
在大多数情况下，低扇出时钟是连接少于
5,000
个时钟引脚的时钟网络，它们被布局在
3
个或更少的水平相邻的时钟
区域中。时钟布线，时钟根和时钟分布都包含在局部区域内。
在一些情况下，期望布局器识别低扇出时钟但失败。这可能是由设计尺寸，器件尺寸或物理
XDC
约束引起的，例如
LOC
约束或
Pblock
，其阻止布局器将负载布局在局部区域中。要解决此问题，您可能需要通过手动创建
Pblock
或修改
现有物理约束来指导工具。
由
BUFG_GT
驱动的时钟是低扇出时钟的示例。
Vivado
布局器自动识别这些时钟网络，并包含与
GT
接口相邻的时钟区
域的负载。下图显示了两个时钟区域中包含的低扇出时钟，
BUFG_GT
驱动器显示为红色。
平衡利用高和低扇出时钟
UltraScale
器件比以前的赛灵思
FPGA
系列支持更多的时钟。这实现了各种各样的时钟利用场景，例如：
• 24
个时钟或更低
除非存在冲突的用户约束，否则所有时钟都可以被视为高扇出时钟，而不会存在布局或布线争用的风险。
•
接近
300
个时钟
对于针对具有
6
个时钟区域行的器件并且仅包括低扇出时钟 （每个时钟最多包含在
3
个时钟区域）的设计，需要
以下时钟：每行
6
行
× 2
个时钟窗口
×
每个区域
24
个时钟
= 288
个时钟。
低扇出时钟窗口不具有固定大小，但通常在
1
到
3
个时钟区域之间。高扇出时钟很少跨越整个器件或整个
SLR
。
以下方法显示了如何平衡高扇出时钟和低扇出时钟，假设几个低扇出时钟来自
I/O
接口，大多数来自
GT
接口。您可以
对每个
SSI
技术器件的
SLR
应用相同的方法。
•
高扇出时钟
°
最多
12
个单片器件
°
对于
SSI
技术器件，最多为
24
个 （假设某些高扇出时钟仅存在于
1
个
SLR
中）
•
低扇出时钟
°
高达
12
加
8
每
GT
使用组
°
或者，每个
GT
接口多达
12
加
6
（共享
RXUSRCLK
和
TXUSRCLK
的
GT
通道组）