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VIVADO ILA IP进阶使用之任意设置ILA的采样频率

article 2025/1/21 12:18:51

VIVADO ILA IP进阶使用之任意设置ILA的采样频率

VIVADO ILA IP和VIO IP结合使用任意设置ILA的采样频率

前言

一、VIO IP的配置

二、ILA IP的配置

三、测试代码

四、测试结果

总结

前言

VIVADO中编写完程序上板测试时经常会用到viavdo自带的ILA逻辑分析仪IP核，在ILA IP核的产品手册中，明确说明采样时钟必须为永不停息的时钟，也就是只能是系统时钟或PLL、MMCM分频倍频出来的时钟，用户通过时序逻辑分频的时钟是无法使用的，这就造成了在采样深度有限情况下无法完整采集频率较低的数据，使用起来不方便，本文章介绍ILA的进阶使用，结合VIO IP可以任意改变ILA的采样频率且不会增加任何额外的资源。

提示：以下是本篇文章正文内容，下面案例可供参考

一、VIO IP的配置

只需要配置一个输出端口，控制采样频率，如下面两张图所示。第一张图设置输出端口，第二张图设置分频系数的位宽。

要有默认分频系数，大于0的整数。

二、ILA IP的配置

配置ILA的探针数量，切记要勾选capture control，抓取数据时会用到该功能。

设置各个探针的位宽，根据信号位宽进行设置。

三、测试代码

以下是测试代码，50MHz的系统时钟，控制Led的亮灭，代码生成了1kHz的时钟信号。

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2025/01/19 20:29:13
// Design Name: 
// Module Name: pl_led
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

module pl_led(
    input clk,
    input rst_n,
    output reg led
    );

reg clk_1k=0;
reg [15:0] clk_cnt=0;
always @(posedge clk)
begin
    if(clk_cnt>=49_999)
        begin
            clk_cnt<=0;
            clk_1k<=~clk_1k;
        end
    else
        begin
            clk_cnt<=clk_cnt+1;
        end
end

reg [15:0] cnt;
always @(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        begin
            cnt<=0;
            led<=0;
        end
    else if(cnt>=1500)
        begin
            cnt<=0;
            led<=~led;
        end
    else if(clk_1k==1&&clk_cnt==9_999)
        begin
            cnt<=cnt+1;
        end
    else
        begin
            cnt<=cnt;
            led<=led;
        end
end

wire [15:0] vio_freq_div;
vio_frequency u_vio_frequency (
  .clk(clk),                 // input wire clk
  .probe_out0(vio_freq_div)  // output wire [15 : 0] probe_out0
);

reg [15:0] trigger_cnt;
wire trigger;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n) 
        begin;
            trigger_cnt <= 0;
        end
    else if(trigger_cnt >= vio_freq_div-1) 
        begin
            trigger_cnt <= 0;
        end
    else 
        begin
            trigger_cnt <= trigger_cnt + 1;
        end
end
    
assign trigger = (trigger_cnt==vio_freq_div-1);

ila_led u_ila_led (
	.clk(clk),          // input wire clk
	.probe0(rst_n),     // input wire [0:0]   probe0  
	.probe1(led),       // input wire [0:0]   probe1 
	.probe2(clk_1k),    // input wire [0:0]   probe2 
	.probe3(clk_cnt),   // input wire [15:0]  probe3 
	.probe4(cnt),       // input wire [15:0]  probe4
    .probe5(trigger)    // input wire [0:0]   probe5
);


endmodule