高速PCB设计(布线设计)
以下是针对高速PCB布线设计的综合笔记，结合用户提供的设计规范及行业通用原则整理而成：
一、关键信号布线原则
- 布线优先级
- 顺序：射频信号＞中/低频信号＞时钟信号＞高速信号
- 射频信号需包地处理，线宽≥8mil且满足阻抗要求，禁止无关信号穿越射频区域
- 阻抗控制
- 优先选择地平面作为参考层，线宽/间距按工艺计算结果严格控制
- 5G以上高速信号需在过孔处增加回流地孔
- 拓扑结构
- DDR2以下用T型拓扑，DDR3以上建议菊花链拓扑
- 星型拓扑需源端匹配，远端簇型需终端匹配
二、布线细节规范
- 走线几何要求
- 所有拐角45°走线，禁止锐角/直角（减少阻抗突变和EMI）
- 焊盘出线需中心引出，BGA走线宽度≤焊盘1/2
- 隔离设计
- 光耦/变压器投影区禁止布线铺铜
- 数字地与模拟地需物理隔离，跨区信号从桥接处穿过
- 差分信号处理
- 对称布线，线距≥20mil，3.125G以下误差＜5mil，以上＜2mil
- 蛇形线补偿时凸起高度＜1倍线距，长度＞3倍线宽
三、电源与地处理
- 分层策略
- 开关电源单点接地，电感下方禁止走线
- 电源分割带≥20mil，BGA区域内可缩小至10mil
- 通流能力
- 铜皮宽度和过孔数量需满足电流需求（参考通流表）
- 相邻过孔反焊盘间距≥4mil，防止割断铜皮
- EMC优化
- 地铜皮对角线＞1000mil时周边需打地孔
- 模拟区域所有层铺模拟地，数字区域铺数字地
四、特殊工艺要求
- ICT测试点
- 测试点焊盘＞32mil，间距≥60mil，2.5G以上信号禁止添加
- 差分测试点需对称布置，Stub走线≤150mil
- FPGA管脚交换
- 仅限I/O管脚调整，同一BANK内优先交换
- 差分信号必须成对调整，全局时钟管脚需客户确认
五、布线后优化
-
完整性检查
- DRC检查覆盖连通性、Stub残端、跨分割等问题
- 对称层残铜率需平衡（防止PCB翘曲）
-
串扰控制
-
相邻层走线正交或错开布线
-
高速信号遵循3W规则，差分线间距≥20mil
-
六、行业补充建议
- 过孔优化
- 使用盲埋孔减少阻抗突变，网格化布局避免电流热点
- 关键信号层减少换层次数，换层时伴随回流地孔
- 仿真验证
- 对阻抗线、时序等关键路径进行SI/PI仿真
- 蛇形线采用圆弧拐角优于45°（降低辐射）