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fpga系列 HDL：tips 状态机状态转换时BitOut会存在未知状态的输出的解决

article 2025/3/24 19:08:00

错误描述

在这里插入图片描述

状态转换时BitOut会存在未知状态的输出(一个时钟周期长度)：

reg     [5:0]   data_sync  = 6'b111111; 

always @ (posedge clk) begin  
    case (state_reg)    
    0:begin  
            if(Bit_in_EN_r1==1)begin
                  if($unsigned(bit_cnt) ==6) begin
                        state_reg<=1;
                  end

                  BitOut <= data_sync[bit_cnt];
                  bit_cnt = bit_cnt + 1; // 索引增加
            end
    end
    1:begin
            BitOut <= 0;
            bit_cnt = bit_cnt + 1;

            if(bit_cnt==33) begin 
            bit_cnt = 0;
            state_reg<=0;// 发送完成
            end
    end
	 
   endcase 
end

解决方案

在这里插入图片描述

需要注意状态转移判断的时机

reg     [5:0]   data_sync  = 6'b111111; 

always @ (posedge clk) begin  
    case (state_reg)    
    0:begin  
            if(Bit_in_EN_r1==1)begin
                  BitOut <= data_sync[bit_cnt];
                  bit_cnt = bit_cnt + 1; // 索引增加

                  if($unsigned(bit_cnt) ==6) begin
                        state_reg<=1;
                  end
            end
    end
    1:begin
            BitOut <= 0;
            bit_cnt = bit_cnt + 1;

            if(bit_cnt==33) begin 
            bit_cnt = 0;
            state_reg<=0;// 发送完成
            end
    end
	 
   endcase 
end

在这里插入图片描述