hdlbits系列verilog解答（exams/m2014_q4g）-48
文章目录
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- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
本次我们将一次创建多个逻辑门，对两个输入a和b通过组合逻辑实现七种不同的输出：
- out_and: a and b
- out_or: a or b
- out_xor: a xor b
- out_nand: a nand b
- out_nor: a nor b
- out_xnor: a xnor b
- out_anotb: a and-not b
二、verilog源码
module top_module(
input a, b,
output out_and,
output out_or,
output out_xor,
output out_nand