Verilog——参数化定义
目录
- 前言
- 参数化定义 #( )
- 定义
- 实例化
前言
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Verilog专栏
参数化定义 #( )
定义
module Reg #(WIDTH = 1, RESET_VAL = 0) (
//位宽默认为1 ， 复位值默认为0
input clk, //时钟
input rst, //复位信号
input [WIDTH-1:0] din, //输入值
output reg [WIDTH-1:0] dout, //输出值
input wen
);
always @(posedge clk) begin
if (rst) dout <= RESET_VAL;
else if (wen) dout <= din;
end
endmodule
实例化
Reg #(8, 255) my_reg (
.clk(clk),
.rst(rst),
.din(data_in),
.dout(data_out),
.wen(write_enable)
);
WIDTH被设置为8，因此din和dout都是8位宽。RESET_VAL被设置为255，所以在复位时，dout的初值为255。- 如果实例化时没有传入参数，则使用默认值，即
WIDTH=1和RESET_VAL=0