FPGA 第十讲 避免latch的产生

时间：2024.11.18

一、学习内容

1.Latch简介

      Latch 其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来
存储信息。

     锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。

2. Latch 的危害

      Latch 只有组合逻辑才会产生这种问题，产生 Latch是我们在同步电路中尽量避免的，但并不表示 Latch 没有用的或者说是错误的。

       Latch 在异步电路中是非常有用的，只是我们设计的是同步电路，要尽量避免。
       在同步电路中 Latch 会产生不好的效果，如对毛刺敏感；不能异步复位，上电后处于不定态；还会让静态时序分析变得十分复杂；在 FPGA 的资源中，大部分器件没有锁存器这个东西，所以需要用使用寄存器来组成锁存器所以会占用更多逻辑资源；在 ASIC 设计中，锁存器也会带来额外的延时和 DFT，并不利于提高系统的工作频率，所以要避免产生。

3.几种产生 Latch 的情况

      关于 Latch 的介绍如果能够理解原理最好，如对原理理解不透彻可以先记住规范的写法，避免产生不可控的因素，从而综合出更好的电路。

以下不规范的 3 种产生 Latch 的写法一定要尽量避免。
1. 组合逻辑中 if 语句没有 else；
2. 组合逻辑中 case 的条件不能够完全列举时且不写 default；
3. 组合逻辑中输出变量赋值给自己。

情况一：组合逻辑中 if语句没有 else

情况二：组合逻辑中 case 的条件不能够完全列举且不写 default

情况三：组合逻辑中输出变量赋值给自己（一）

情况三：组合逻辑中输出变量赋值给自己（二）

总结：

        在组合逻辑中一定要避免输出信号处于不定的状态，一定要让输出无论在任何条件下都有一个已知的状态，就可以避免 Latch 的产生。

       Latch 作为一种基本电路单元，会影响到电路的时序性能，应尽量避免使用，但出现 Latch 造成设计与意图不符的情况，是由于设计人员代码不规范造成的。但也随着综合器越来越优化使之可以更精准的识别出该代码是否为设计者真正想要的 Latch，并给出必要的提示。

二、知识点和小技巧

1.异步电路和同步电路

异步电路

     异步电路主要是组合逻辑电路，用于产生FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

同步电路

      同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。

2.打开之前编写过的文件

在Quartus_prj文件夹里找到qpf文件（工程文件）