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PYNQ 框架 - 时钟系统 + pl_clk 时钟输出不准确问题

article 2024/11/27 14:35:33

目录

1. 简介

2. PS 时钟计算

2.1 计算框架

2.2 KV260 的参考时钟

2.3 PL_CLK 设置

3. 测试

3.1 Block design

3.2 引脚绑定

3.3 使用 AD2 测量

3.4 调整分频

4. PYNQ 时钟驱动

4.1 源码解析

4.2 查看 PL_CLK

4.3 配置 PL_CLK

5. 总结

1. 简介

ZYNQ MPSoC 具有比较复杂的时钟系统。

PS 的时钟系统为处理器、外设、互连以及其他系统元素生成时钟。有五个系统 PLL 用于生成高频信号，这些信号被用作 LPD 和 FPD 中几十个时钟发生器的时钟源。

LPD 中有两个系统 PLL 时钟单元，FPD 电源域中有三个。每个 PLL 单元在其输出上有两个时钟分频器；LPD 中一个，FPD 中一个。这些时钟分频器可以从一个 PLL 提供两种不同的时钟频率（在两个时钟域中）。对于跨电源域的时钟，最大时钟输出频率稍低。

每个系统 PLL 单元都有推荐用途，但各个时钟发生器可以从路由到它的三个 PLL 时钟中选择一个。

系统PLL单元位于LPD和FPD电源域：

  • LPD PLLs：
    • I/O PLL（IOPLL）：为所有低速外设和部分互连提供时钟。
    • RPU PLL（RPLL）：为 RPU MP Core 和部分互连提供时钟。
  • FPD PLLs：
    • APU PLL（APLL）：为APU MPCore时钟和部分互连提供时钟。
    • Video PLL（VPLL）：为视频I/O提供时钟。
    • DDR PLL（DPLL）：为DDR控制器和部分互连提供时钟。

PS：最近使用 KV260 生成一些时钟，发现使用 PS 输出的 pl_clk 时钟和预设的有较大差异，因此通过实现验证猜想。

2. PS 时钟计算

2.1 计算框架

非常重要，必须理解这五个 PLL 的计算过程，方可手动配置分频参数。

1）PS 输入参考时钟

在以下窗口输入，一般的值为 33.333 MHz。

2）PLL 乘数

PS 输入参考时钟 * PLL 乘数 = VCO 输出时钟。

3）DIV2 分频

该分频为默认的 2 分频，可以选择取消。（需要勾选 Enable Manual Mode）

4）Divisors 分频

一个 6-bit 的可编程分频器。

5）PLL 输出

2.2 KV260 的参考时钟

在《DS987 - Kria K26 SOM Data Sheet》中，可以查看 SOM 系统结构图，包含该系统使用的33.33 MHz 晶振。

2.3 PL_CLK 设置

有四个 PS 至 PL 的时钟输出可以设定，我们先设定两个，分别为 100MHz 和 50MHz。

系统默认使用 IOPLL 作为时钟来源，I/O PLL 常用于为所有低速外设和部分互连提供时钟。

系统将自动推断分频值，如上图所述。

3. 测试

3.1 Block design

其中，counter_flip 模块用于按照指定值对时钟进行分频。目的方便使用 IO 口对时钟信号进行测量。而 clk_wiz_0 对 pl_clk1 进行二倍频。

counter_flip 的分频倍数为 100，即 PL_CLK 频率 = 实测频率 × 100。

Verilog 代码如下：

module counter_flip(
    input clk,                    // 时钟信号
    input rst_n,                  // 复位信号
    output reg sig_out = 0        // 输出信号，初始为0
);

parameter MAX_COUNT = 49;        // 目标计数值

reg [7:0] count = 8'd0;           // 8位计数器，初始值为0

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        count   <= 8'd0;          // 复位时计数器清零
        sig_out <= 0;             // 复位时输出也清零
    end else begin
        if (count == MAX_COUNT) begin
            count   <= 8'd0;      // 当计数达到最大值时，计数器清零
            sig_out <= ~sig_out;  // 并翻转输出
        end else begin
            count <= count + 1;   // 否则计数器递增
        end
    end
end

endmodule

3.2 引脚绑定

sig_out_0 -> H12 -> J2.1 -> AD2.CH1
sig_out_1 -> E10 -> J2.3 -> AD2.CH3

3.3 使用 AD2 测量

使用 PYNQ 框架加载 bit 文件，然后使用 AD2 测量。 

1）Channel 1，vivado IDE 显示输出的频率应为 50 MHz，实际测量如下：

测量的频率是：333.33 kHz。

分频倍频数是：100。

那么 pl_clk0 的实际输出是：333.33 kHz * 100 = 33.333 MHz。

2）Channel 2，vivado IDE 显示输出的频率应为 200 MHz，实际测量如下：

测量的频率是：1.3333 MHz。

分频倍频数是：100。

那么 pl_clk1*2 的实际输出是：1.3333 MHz * 100 = 133.33 MHz。 

3.4 调整分频

参考 2.1 计算框架 中的参数，IOPLL 输出时钟频率是 499.995 MHz，理论上：

  • PL0 = 499.995 MHz / 30 = 16.6665 MHz
  • PL1 = 499.995 MHz / 15 = 33.333 MHz

明显不对。说明 IOPLL 的输出频率并不是 499.995 MHz。

直接放弃在 Vivado IDE 中配置 PL_CLK 时钟，通过 PYNQ 框架中的时钟类来调整。

如下：

from pynq.ps import Clocks

Clocks.set_pl_clk(0, 20, 1)
Clocks.set_pl_clk(1, 10, 1)

再次通过 AD2 进行测量：

1）Channel 1，vivado IDE 显示输出的频率应为 50 MHz，实际测量如下：

测量的频率是：499.99 kHz。

分频倍频数是：100。

那么 pl_clk0 的实际输出是：499.99 kHz * 100 = 49.999 MHz。

2）Channel 2，vivado IDE 显示输出的频率应为 200 MHz，实际测量如下：

测量的频率是：1.3333 MHz。

分频倍频数是：100。

那么 pl_clk1*2 的实际输出是：2.0000 MHz * 100 = 200.00 MHz。 

Channel 1 与 Channel 2 的时钟均符合预期。

4. PYNQ 时钟驱动

4.1 源码解析

源码地址：

/usr/local/share/pynq-venv/lib/python3.10/site-packages/pynq/ps.py

or

https://pynq.readthedocs.io/en/v3.0.0/_modules/pynq/ps.html#Clocks

1） 全局变量

  • ZYNQ_ARCH、ZU_ARCH，这些常量用于区分不同的硬件架构。
  • CPU_ARCH_IS_SUPPORTED 和 CPU_ARCH_IS_x86 用于检测当前运行环境的 CPU 架构是否受支持。

2）时钟寄存器定义

  • 定义了一系列字典，如 ZYNQ_PLL_FIELDS、ZU_CLK_FIELDS 等，这些字典包含了不同寄存器的配置信息（如位偏移、位宽、描述等）。

3）寄存器地址映射

  • 定义了不同硬件架构下的寄存器地址映射，如 ZYNQ_SLCR_REGISTERS 和 ZU_CRL_REGISTERS。

4）_ClocksMeta 元类

  • 这是一个元类，用于定义时钟类的一些属性和方法。它定义了一系列属性（如 cpu_mhz、fclk0_mhz 等），这些属性通过 _instance 属性动态获取其实例的相应方法。

5）_ClocksBase 基类

  • 这是一个抽象基类，定义了 get_pl_clk 和 set_pl_clk 等方法，这些方法用于获取和设置 PL 时钟的频率。
  • _get_src_clk_mhz 和 _get_2_divisors 是辅助方法，用于计算时钟频率和分频值。

6）特定架构的时钟类

  • _ClocksUltrascale 和 _ClocksZynq 是两个具体实现类，分别适用于 Zynq Ultrascale 和 Zynq 7-Series 硬件架构。这些类实现了基类中定义的抽象方法，以及一些特定于硬件的功能，如处理PLL的配置。

7）Clocks 用户类

  • Clocks 类是用户接口，允许用户获取和设置 CPU 和 PL 时钟。它使用 _ClocksMeta 作为其元类，从而继承了一系列动态属性和方法。

4.2 查看 PL_CLK

1）查看 clock_dict

ol.clock_dict
---
{0: {'enable': 1, 'divisor0': 15, 'divisor1': 1},
 1: {'enable': 1, 'divisor0': 30, 'divisor1': 1},
 2: {'enable': 0, 'divisor0':  4, 'divisor1': 1},
 3: {'enable': 0, 'divisor0':  4, 'divisor1': 1}}

2）查看 CPU 时钟频率

from pynq.ps import Clocks

print(f"CPU CLK: {Clocks.cpu_mhz}")

---
CPU CLK: 1333.32

3）查看 PL_CLK 时钟

from pynq.ps import Clocks

print(f"FCLK0: {Clocks.fclk0_mhz}")
print(f"FCLK1: {Clocks.fclk1_mhz}")
print(f"FCLK2: {Clocks.fclk2_mhz}")
print(f"FCLK3: {Clocks.fclk3_mhz}")

--
FCLK0: 66.666
FCLK1: 33.333
FCLK2: 99.999
FCLK3: 99.999

4.3 配置 PL_CLK

# 直接指定频率，PYNQ 自动计算分频系数
Clocks.set_pl_clk(0, None, None, 100) # 指定 PL0 输出 100 MHz

print(f"FCLK0: {Clocks.fclk0_mhz}")
---
FCLK0: 99.999

 Or

# 指定分频系数
Clocks.set_pl_clk(0, 15, 1)

# 可以先不分频，看看该 PLL 当前的输出
Clocks.set_pl_clk(0, 1, 1)
print(f"FCLK0: {Clocks.fclk0_mhz}")
---
FCLK0: 999.99

# 再设定分频系数
Clocks.set_pl_clk(0, 10, 1)
print(f"FCLK0: {Clocks.fclk0_mhz}")
---
FCLK0: 99.999

5. 总结

  • 使用 PYNQ 加载 bit 后，发现 PL_CLK 的输出值不准确。
  • Vivado IDE 中，ZU 时钟输出 DIV2 似乎并未生效。
  • 通过 PYNQ Clocks 类，可以动态调节 PL_CLK 输出。


http://www.kler.cn/a/411470.html

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