vivado 时钟指南
时钟指南
每个
FPGA
架构都为时钟提供有专用资源。掌握
FPGA
架构中的时钟资源，使您能够规划好自己的时钟，从而实现时钟
资源的最佳利用。大多数设计无需您了解这些细节。但如果您能够控制布局，同时对每个时钟域上的扇出有良好的思
路，就可以根据下面的时钟详情，研究出多种备选方案。如果您决定使用任何时钟资源，就需要具体地实例化相应的
时钟元件。
UltraScale
器件时钟
与此前的器件架构相比，
UltraScale
器件拥有不同的时钟结构；同时使全局时钟与区域时钟之间的界限变得模糊。
UltraScale
器件没有像在
7
系列中见到的区域时钟缓存，取而代之的是公用缓存与时钟布线结构，无论负载是本地
/
区
域还是全局的。
UltraScale
器件具有跨器件的固定的较小时钟区域，并且时钟区域在水平方向上不再跨越器件宽度的一半。在每个
UltraScale
器件上每个时钟区域的数量不同。每个时钟区域包含一个时钟网络布线，它分为
24
个垂直和水平布线轨道
和
24
个垂直和水平分布轨道。下图显示了具有
36
个时钟区域 （
6
列
x 6
行）的器件。同等的
7
系列器件有
12
个时钟
区域 （
2
列
x 6
行）。
时钟架构设计为使得仅使用为给定布局连接时钟缓存和负载所需的时钟资源，并且在没有负载的时钟区域中没有资源
浪费。有效的时钟资源利用率支持架构中的更多设计时钟，同时提升性能和时钟的功耗特性。即根据驱动程序和使用
情况，下面是主要的时钟类型和相关的时钟结构：
•
高速
I/O
时钟
这些时钟与由
PLL
生成的高速
SelectIO™
接口位片段逻辑相关联，并通过专用的低抖动资源布线到高速
I/O
接口的
位片段逻辑。通常，此时钟结构由赛灵思
IP
创建和控制，例如存储器
IP
或高速选择性向导，并且这些不由用户指
定。
•
普通时钟
这些时钟用于大多数时钟树结构，并且可以由
GCIO
封装引脚，
MMCM/PLL
或结构逻辑单元（通常不建议）提供。
通用时钟网络必须由
BUFGCE/BUFGCE_DIV/BUFGCTRL
缓存驱动，这些缓存可在包含
I/O
列的任何时钟区域中使
用。任何给时钟区域都能支持多达
24
个独特时钟，大多数
UltraScale
器件能支持
100
多个时钟树，具体取决于拓
扑结构扇出和加载布局。
•
千兆位收发器
(GT)
时钟
千兆位收发器 （
GTH
或
GTY
）的发送，在包含
GT
的时钟区域中接收和参考时钟使用专用时钟。您可以使用
GT
时
钟来实现以下功能：
°
使用
BUFG_GT
缓存驱动通用时钟网络，以连接光纤网中的任何负载
°
在相同或不同
Quad
中的多个收发器上共享时钟