fpga系列 HDL：XILINX Vivado Vitis 高层次综合（HLS） 实现 EBAZ板LED控制（下）
- 补充代码，将clk之外的输入都设置能使其运行的默认值
`timescale 1ns / 1ps
module HLSLED(
input wire clk ,
input wire rst_n ,
output wire led
);
wire led_o_i = 0;
reg rst = 0;
wire led_o_o_ap_vld;
hlsv1_0 your_instance_name (
.led_o_o_ap_vld(led_o_o_ap_vld), // output wire led_o_o_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.led_o_i(led_o_i), // input wire [0 : 0] led_o_i
.led_o_o(led) // output wire [0 : 0] led_o_o
);
endmodule
综合 Run Synthesis
Run Synthesis->Open Synthesis Design->引脚分配->Run Synthesis
布局布线 Run Implementation->Generate Bitstream
效果.gif:
