高速PCB设计指南3——PCB 传输线和受控阻抗

上一期我们简单的介绍高速PCB中的信号完整性问题，这一期我们介绍PCB传输线和受控阻抗

1. 传输线

• 通过控制 PCB 上走线的特性阻抗，可以将信号失真降低到可接受的水平。这种具有通常为 50欧姆单端和 100 欧姆差分阻抗的受控走线充当传输线。
• 传输线保持从源到负载的所选阻抗 Z0。此外，与其他互连不同，无论走线运行多长时间，它们都不会产生谐振。
• 通过控制材料、走线尺寸以及在源头和/或负载处提供精确的端接电阻，可以很容易地在 PCB上制作传输线。

1.1 传输线的定义

• PCB 传输线是一种互连方式，用于将信号从发射器移动到印刷电路板上的接收器。PCB 传输线由两根导体组成：信号走线和返回路径，通常是接地层。两个导体之间的体积由 PCB 介电材料组成。

• 在传输线中运行的交流电通常具有足够高的频率，以体现其波的传播性质。电信号在传输线上传播的波的关键方面是：**线路沿其长度的每个点都有一个阻抗，如果沿长度的线路几何形状相同，则线路阻抗是均匀的，我们称这样的线路为受控阻抗线路。**不均匀的阻抗会导致信号反射和失真。这意味着在高频下，传输线需要具有受控阻抗来预测信号的行为。

• 至关重要的是，不要忽视传输线效应，以避免信号反射、串扰、电磁噪声和其他可能严重影响信号质量并导致错误的问题。

1.2 传输线的分类

传输线可以分为微带线、带状线、差分线和同轴线四种，其中前三种是在PCB上的传输线，同轴线则是作为PCB与器件连接的一种传输线。

1. 微带线（Microstrip）

微带传输线是位于PCB外层的单个均匀信号走线，平行于导电地平面，地平面为信号提供返回路径，走线与接地层之间由一定高度的PC电介质隔开。常指那些走在PCB顶层和底层的信号线

2. 带状线（Microstrip）

带状线由位于 PCB 内层的均匀走线-用于信号-组成。走线的每一侧由一个平行的 PCB 介电层和一个导电平面隔开。所以它有两个返回路径–参考平面 1 和参考平面 2。

除了常规的微带线和带状线外，还有一个共面波导（coplanar waveguide）

共面波导（coplanar waveguide）结构在 PCB 的同一层上具有信号走线和返回路径导体。信号走线位于中心，被两个相邻的外部接地层包围;之所以称为“共面”，是因为这三个平面结构位于同一平面上。

PCB 电介质位于下方。微带线和带状线都可能具有共面结构。下面是一个带有接地层的共面微带波导图例。

3. 差分线（Differential Line）

差分线由一对相对的信号走线组成，通常用于差分信号传输，两条走线之间相互参考，有助于减少噪声干扰。

4. 同轴线（Differential Line）

同轴线呈圆形，不是 PCB 传输线。该圆形电缆由用于信号的中心导线和用于返回路径的外部圆形导体组成。两个导体之间的空间由介电材料填充。外导体线完全包围信号线。

同轴线主要用作高频应用的电缆，例如电视等。同轴电缆必须具有统一的导体几何形状，并且介电材料的特性必须沿整个几何形状保持一致。

PCB 传输线不仅由信号走线组成，还由返回路径组成，返回路径通常是相邻的接地层或共面导体，或两者的组合。

1.3 互为传输线的情况

如果与信号中高频分量波长四分之一的时间段相比无法忽略信号从源传输到目的地所需的时间，那么这样用于连接信号源和目的地之间的信号的一组电导体（如上所述，至少需要两个导体：一个用于信号，另一个用于返回路径，通常是接地平面）称为传输线（而不仅仅是互连）。传输线的两个非常重要的属性是其特性阻抗和每单位长度的传播延迟：如果阻抗没有沿其整个长度进行控制，或者线路没有由正确的阻抗值终止，则会发生信号反射、串扰、电磁噪声等，并且信号质量的下降可能严重到足以在发送和接收的信息中产生错误。

当信号频率（模拟信号）或数据传输速率（数字信号）较低（小于 50MHz 或 20Mbps）时，信号从 PCB 上的源传输到目标所需的时间将非常短（<10%），与波长的四分之一时间段或数字脉冲信号的最快上升时间相比。在这种情况下，可以通过假设目标的信号同时跟随其源的信号来近似互连。在这种低速情况下，PCB 信号可以通过传统的网络分析技术进行分析，我们可以忽略任何信号传播时间或传输线反射等。

当处理更高频率或更高数据传输速率的信号时，与波长的四分之一或最快脉冲上升时间相比，信号在源和目标之间的 PCB 导体上的传播时间不能被忽视。因此，无法使用普通网络分析技术分析 PCB 互连上此类高速信号的行为。需要将互连视为传输线并相应地进行分析。阻抗的计算在受控阻抗部分中讨论。

总结下来就是：如果一个信号的传播延迟接近或等于四分之一波长，那么那这个信号的走线就可以认为是传输线

关于传播延迟和四分之一波长的关系，两种为什么可以用来做对比的问题

虽然传输时间和波长的单位不同（秒与米），但我们可以通过传播速度
v来将这两者联系起来：

但是由于公式中这个v指的是信号传播的速度，一般很快，通常接近于光速，跟PCB的材料有关，是无法改变的，所以一般会把传播延迟和四分之一的波长进行比较，来判断是否需要作为传输线。

2. 均匀传输线的特性阻抗

均匀传输线中特性阻抗与V（x）和 I（x）之间的关系如下：

表示的是位置x处的阻抗，Z 的单位是欧姆。参数 R、L、G 和 C 取决于形成传输线的相关 PCB 导体的几何形状（形状、宽度等）以及 PCB 中使用的导体和介电材料的特性。

如果假设材料和几何特性沿传输线长度是均匀的，并且 PCB 材料被认为是均匀的，则 R、L、G 和 C 在沿传输线长度的每个位置具有相同的值。这意味着上述阻抗对于沿传输线的所有 x 值都具有相同的值。这种传输线称为均匀传输线，其阻抗为：

这是均匀传输线的特性阻抗，从信号完整性的角度来看，这是其最重要的特性。在 PCB 行业，我们通常将特性阻抗简称为传输线的“阻抗”。如果 PCB 制造过程使我们能够在指定的公差范围内控制 PCB 传输线的几何形状，那么我们可以在所需值的指定公差范围内获得 PCB 传输线沿其长度的每个位置的阻抗值。这样，PCB 传输线具有受控阻抗，称为受控阻抗 PCB。

如果从左侧的任意一点看一条特性阻抗为 Z0 的无限传输线，我们可以看到 Z0 的阻抗。因此，如果取一条阻抗为 Z0 的有限长度传输线，并在右侧终止其值为 Z0 的阻抗，如果从左侧看有限传输线，从阻抗的角度来看，它将表现为阻抗 Z0 的无限传输：

3. PCB中受控阻抗结构

PCB 设计日新月异，变得越来越小、越来越快。为了电路的正常运行，元件之间的信号必须无噪声且无失真。这可以通过控制走线的阻抗来实现。

受控阻抗是由 PCB 导体构成的传输线的特性阻抗 。当高频信号通过 PCB 传输线传播时，它很重要。需要控制 PCB 走线的阻抗才能传播信号而不会失真。特定电路的阻抗由该电路的物理尺寸和材料决定。

以下是一些使用最广泛的需要控制阻抗的 PCB 传输线：

3.1 微带线（Microstrip）

1. 单端微带线（Single-Ended Microstrip）

单端微带线是由单个均匀导体组成的传输线放置在 PCB 的外层。在此线路上传输的信号的返回路径通常由与传输线隔开的导电平面提供 PCB 电介质的一定高度。

• H = 走线和平之间的电介质高度，以 mil 为单位指定
• W = 铜走线的宽度，以 mil 为单位指定
• T = 铜走线的厚度，以 mil 为单位
• Er = 走线和平面之间电介质的介电常数

2. 微带线差分对（Microstrips Differential Pair）

微带线差分对类似于单端微带线，不同之处在于它有一对导体，它们之间由均匀的距离隔开。

• H = 走线和平面之间的电介质高度，以 mil 为单位指定
• W = 铜走线的宽度，以 mil 为单位指定
• T = 铜走线的厚度，以 mil 为单位
• Er = 走线和平面之间电介质的介电常数
• S = 差分对两条走线之间的间隔

3.2 带状线（Stripline）

1. 单端带状线（Single-Ended Stripline）

单端带状线由 PCB 内层上的均匀导体组成。它的每一侧由一个介电层隔开，然后是铜层。

• H = 走线和平面之间的电介质高度，以 mil 为单位指定
• W = 铜走线的宽度，以 mil 为单位指定
• T = 铜走线的厚度，以 mil 为单位
• Er = 走线和平面之间电介质的介电常数

2. 带状线差分对（Striplines Differential Pair）

带状线差分对类似于单端带状线，不同之处在于它有一对导体，它们之间由均匀的距离隔开。

• H = 走线和平面之间的电介质高度，以 mil 为单位指定
• W = 铜走线的宽度，以 mil 为单位指定
• T = 铜走线的厚度，以 mil 为单位
• Er = 走线和平面之间电介质的介电常数
• S = 差分对两条走线之间的间隔

4 阻抗控制方法

影响阻抗的原因是 PCB 材料的电介质、走线厚度、宽度和距接地平面的高度。

设计人员应确保制造商有能力提供正确的模式大小、位置和公差。如果这些参数没有达到，电路板可能会变得毫无用处。

1. 受控介电厚度（Controlled dielectric thickness）

设计人员向制造商提供受控的电介质叠层。由于此处未指定阻抗走线，因此制造重点完全是构建电路板，该板的公差范围为指定电介质厚度的+/-10%公差范围内。

2. 阻抗控制（Impedance control）

这里阻抗通过介电厚度、走线宽度和间距来控制。制造商执行测试以确保可以使用 TD（Time domain reflectometry）试样实现所需的阻抗。为了满足设计人员的需求，根据第一批产品的结果进行一些调整，并且电路板是在规定的公差范围内制造的。最终阻抗的典型公差为+/-10%。

5. 阻抗控制线的设计与制造

5.1 确定需要控制阻抗的信号

在设计电路板时，设计人员应遵守严格的阻抗控制准则。他们应该研究集成电路的数据表，以确定需要控制阻抗的特定信号。元件的数据表为每组信号的阻抗值提供了精确的说明。通常数据表会提到间隔规则和要布特定信号的正确层。

5.1.1 要求控制阻抗的通信协议

下面是一些常见的需要控制阻抗的通信协议：

5.1.2 阻抗控制需要在原理图中标注

在电路原理图中，工程师应指定受控阻抗信号，网络应分为差分对（100Ω、90Ω 或 85Ω）或单端网络（40Ω、50Ω、55Ω、60Ω 或 75Ω）。为了更清楚，设计人员可以在原理图中 差分对信号的网络名称后附加 N 或 P。

此外，必须在原理图或专用的“自述文件”文件中指定（如果有）特殊的受控阻抗布局指南。

5.2 差分对布线

高速差分对信号走线应彼此平行布线，并且它们之间的间距一致。需要特定的走线宽度和间距来计算特定的差分阻抗。差分对应对称布线。设计人员应尽量减少由于焊盘或端部而扩大指定间距的区域。当差分对改变层并因此改变参考接地层时，需要接地过渡过孔来连接两个不同的接地参考。

• 对称地布差分对，并始终保持信号平行

5.3 放置元件、过孔和耦合电容

元件或过孔不应放置在差分对之间，即使信号围绕它们对称布线。差分对信号之间的元件和过孔会导致阻抗不连续，并可能导致信号完整性问题。对于高速信号，一个差分对和相邻差分对之间的间距不应小于走线宽度的五倍。设计人员还应保持对任何其他信号的 30mils 的禁止性。对于时钟或周期性信号，禁布区域应增加到 50 mils 以确保正确隔离。

• 不要在差分对之间放置任何元件或过孔。

如果高速差分对需要串联耦合电容器，则需要对称放置。电容器会产生阻抗不连续性，因此对称放置它们将减少信号中的不连续性。

• 对称放置耦合电容器

设计人员应尽量减少对差分对的过孔的使用，如果放置，它们需要对称以尽量减少不连续性。

• 不要在平面和 PCB 边界处布线高速信号

5.4 长度匹配

• 电路中信号的传播延迟很重要，它应该在元件的规格范围内。**传播延迟取决于走线的物理特性：如果走线的宽度、粗细和高度在整个走线中相同，则传播延迟与走线的长度成正比。**因此，在差分对中，如果延迟必须相同，则它们的长度也应相同/匹配。

• 如果各种走线上的信号速度相同，则长度匹配将实现传播延时匹配。当一组高速信号一起传播并预期同时到达目的地（在指定的失配公差范围内）时，可能需要长度匹配。请注意，最好将同一组信号的所有高速信号保持在同一层上，以避免传播延迟的偏移。

• 形成差分对的走线长度需要非常紧密地匹配，否则会导致不可接受的延迟偏移（正信号和负信号之间的不匹配），并且走线的传播延迟应在设计要求范围内。长度不匹配需要通过在较短的走线中使用蛇形走线（serpentine）来补偿。需要仔细选择蛇形走线的几何形状，以减少阻抗不连续性。

下图显示了理想蛇形走线的要求。匹配差分对的蚀刻长度并尽可能靠近不匹配的端添加蛇形布线非常重要。在下图中，蛇形走线被添加到左侧的焊盘附近，因为它们彼此之间的距离较远，因此不匹配。

蛇形走线应尽可能靠近失配源。这可确保立即更正失配。在下图中，失配发生在左侧的一组过孔上，因此需要在左侧而不是右侧添加蛇形。同样，弯曲会导致不匹配，使内弯曲上的走线小于外走线。因此，我们需要在靠近弯曲区域的地方添加蛇形走线。如果一对有两个弯曲小于15 毫米的弯曲，它们会相互补偿，因此不需要添加蛇形。

• 为不匹配点添加长度校正

• 将长度补偿放置在靠近弯曲的位置

当差分对信号使用过孔从一层变为另一层并发生弯曲时，差分对的每个段都需要单独匹配。蛇形走线应放置在弯曲附近的较短走线上。设计人员必须手动检查此类违规行为，因为它不会被设计规则检查（DRC）捕获，因为总信号的长度将紧密匹配。由于不同层上走线的信号速度可能不同，因此如果差分对信号需要长度匹配，建议在同一层上布线。

• 每个部分的长度差异都需要补偿
  

5.5 受控阻抗信号返回路径的参考层

所有高速信号都需要一个连续的参考平面作为信号的返回路径。不正确的信号返回路径是噪声耦合和 EMI 问题的最常见来源之一。高速信号的返回电流试图紧密跟随信号路径，而低速信号的返回电流则采用可用的最短路径。通常，高速信号的返回路径在最靠近信号层的参考平面中提供。

高速信号不应在跨层布线，因为返回路径将无法跟随走线。设计人员应围绕分割平面布线，以获得更好的信号完整性。此外，每侧的接地层必须至少是走线宽度（3W 规则）的三倍。

• 避免在分割平面上布线。

**如果绝对没有其他选择，并且信号需要在两个不同的参考平面上布线，则需要在两个参考平面之间使用旁路电容。**电容器需要连接到两个参考平面，并应放置在靠近信号路径的位置，以保持信号和返回路径之间的距离较小。该电容器允许返回电流从一个参考平面传播到另一个参考平面，并最大限度地减少阻抗不连续性。
缝合电容（stitching capacitor）的应该在 10nF 和100nF 之间。

• 在分割平面上布线时，需要缝合电容。如果两个参考都接地，则放置在信号下方的两个接地之间的走线桥是比电容更好的选择
  
  PCB 设计人员应避免在信号走线正下方的参考平面中出现分裂平面障碍物和槽。如果插槽是不可避免的，则应使用缝合过孔（stitching vias），以最大程度地减少分离的返回路径造成的问题。电容器的两个引脚都应连接到接地层，并应放置在靠近信号的位置。

• 在平面上布线时需要的缝合电容器会阻碍。

当过孔放置在一起时，它们会在参考平面中创建空心。为了最大限度地减少这些大空洞，设计人员应错开过孔，以便在过孔之间允许平面有足够的馈电。交错过孔允许信号具有连续的返回路径。

如果高速差分对或单端信号切换层，设计人员应在靠近层更改过孔的地方添加缝合过孔。这也允许返回电流改变接地层。

• 当信号改变接地参考时放置缝合过孔。最好将接地过孔放在信号过孔之间。
  

5.6 设计受控阻抗时应该避免的误差

5.6.1 区分受控阻抗走线和其他走线

受控阻抗走线的走线宽度必须与其余走线不同。这使得制造商很容易识别它们。

例如，如果需要一条 5mil 的走线来实现 50Ω 的阻抗，并且电路板上有其他走线的宽度为5mil，那么制造商将很难识别受控阻抗的走线。因此，建议将 50Ω 阻抗走线布线为 5.1mil 或4.9mil 宽。

下表显示了一个设计示例，其中不同层的走线宽度和间距用于控制阻抗。对于此特定设计，非阻抗信号走线不应使用 3.5、3.6、4.2、4.25 和 4.3mil 走线宽度布线。

5.6.2 走线越过分割平面

高速信号必须在稳定的地参考平面上布线。不应在参考平面中的分割平面或空心上布线。跨分割平面布高速信号可能会产生以下问题：

1. 干扰相邻信号
2. 信号恶化，从而破坏信号完整性

如果信号必须通过分割平面布线，设计人员可以在分割平面上使用缝合电容。电容器为高频电流提供返回路径，并最大限度地减少电流环路面积以及穿过分割平面产生的任何阻抗不连续性。在下图中，信号围绕平面中的缝隙边缘传送，而不是穿过分割或者缝隙。

5.6.3 没有参考接地层的走线

设计人员应在顶层或底层对高速信号进行布线。此外，还必须在相邻层上提供完整的接地参考平面。如果没有相邻层，阻抗将相当高。内层可用于电源层和其他信号布线的目的。

5.7 受控阻抗设计核查表

• 受控阻抗线应在 PCB 原理图中标记
• 差分对走线长度应与信号上升/下降时间的 20%的公差相匹配
• 应使用高数据频率连接器
• 对于带状线结构，在差分对的上方、下方和侧面使用接地或不间断的电源。接地层和电源层提供返回电流路径。这也减少了 EMI 问题

5.8 避免在受控阻抗叠层中的常见错误

1. 预浸料

通常，建议不要在叠层中使用超过三种不同类型的预浸料。每个预浸料层的介电厚度应小于10 mils，否则会增加最终厚度发生更大变化的机会。应避免使用树脂含量非常低和玻璃含量高的预浸料。树脂含量低可能导致层压过程中树脂不足。例如，7628 和 2116 预浸料具有低树脂和高玻璃含量。

2. 阻抗走线/间距

差分对中两条走线之间的间距不应超过走线宽度的两倍。例如，4mil 差分走线之间的距离不应大于 8mil 的空间。此外，走线宽度不应超过目标信号层和最近的参考层之间电介质厚度的两倍。

5.9 制造公差、误差值和试样

5.9.1 如何处理受控阻抗

可用的电路阻抗测试设备：

• Polar CITS
• Tektronix 8300

如果阻抗测试卡不能正常工作或阻抗测试失败，Sierra Circuits会对电路板进行阻抗测试，以验证产品是否符合规格。由于走线的长度，测试电路板的阻抗是必要的，这取决于电路板的尺寸。内层阻抗走线在成品中的位置也非常关键。

5.9.2 制造期间的阻抗失效分析

失效时，取阻抗试样的横截面（cross-section）以研究从计算的阻抗到记录的阻抗的偏差。制造商的横截面技术人员根据走线位置（内层或外层）测量介电层厚度。此外，走线宽度是从受影响阻抗走线的底部和顶部以及铜厚度或走线高度估算的。
当它是差分对时，测量两条走线之间的间距，以了解投影阻抗是否与记录的阻抗对齐。
下图描述了单端阻抗走线上的横截面评估细节。

• A – 从顶部开始的走线宽度
• B – 铜厚度或走线高度
• C – Trace Width from Bottom
• D – 第 2 层和第 3 层之间的介电厚度（走线）
• E – 第 3 层（走线）和第 4 层之间的介电厚度

为了确定电路板的可接受性，需要进行测试测试试样，以确保走线宽度或走线厚度没有变化。