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高速PCB设计指南6——电源完整性

高速PCB设计指南6——电源完整性

  • 1. 电源完整性简介
  • 2. 电源分配网络(PDN)框图
  • 3. PDN噪声及其原因
  • 4. PDN的分析和设计
    • 4.1 目标阻抗ZPDN及其频谱
    • 4.2 带宽上实际ZPDN的估计
      • 4.2.1 电压调节器(VRM)
      • 4.2.2 实际电容器的真实表现
      • 4.2.3 大容量电容器的作用
      • 4.2.4 陶瓷贴片去耦电容
      • 4.2.5 走线环路电感
      • 4.2.6 过孔环路电感
      • 4.2.7 平面环路电感
      • 4.2.8 扩展回路电感
      • 4.2.9 一对平面的电容
      • 4.2.10 IC封装和内部芯片
  • 5. 电源完整性、信号完整性和EMI相关

上一期我们介绍高速PCB中的电磁干扰和电磁兼容问题,这一期我们介绍PCB中的电源完整性问题

1. 电源完整性简介

在这里插入图片描述
一个电路板往往需要一个或多个电源电压才能工作。它们由电压调节模块(VRM: voltage regulator module)产生。这些 VRM 旨在以所需的电压向电路板上的各种设备提供所需的最大电流。

电源分配网络(PDN)由从电压调节模块(VRM)到各种元器件和设备(IC 等)的端子/焊盘的所有互连组成,包括器件封装的大容量电容和陶瓷去耦电容、电源和接地层、中间的通孔、走线和相关引线、焊球、线束(wire bonds)等。

PDN 的任何电压轨都是一个单独的网络,且是一个非常大的网络,连接了许多元件,几乎分布在整个 PCB 上。PDN 易受到元件以及 PCB 上的各种信号、电源和接地网络产生的电噪声的影响。此外,电路板上器件的各种 I/O 和内部电路上的信号转换(上升和下降时间)开关速度越快、越大,PDN 上电噪声的幅度和频率带宽就越大。

PDN 噪声在以下几个方面对板子的正常运行有害:

  • 当 PDN 上的噪声大小超过某个阈值时,它会将提供给 IC 的电压更改为低于可接受值,从而导致电路板上的电路故障。
  • 即使 PDN 为设备提供公差范围内的电压,PDN 噪声仍可能导致其他问题。它可能在信号线上引起或表现为串扰,它可以传输到输入电源线,从那里它可以传递到其他 VRM 输入,从而传递到它们的输出。
  • 此外,由于 PDN 互连通常是 PCB 上最大的导电表面并携带最高的电流,因此任何高频 PDN噪声都有可能产生大量电磁辐射,可能导致无法通过 EMC 合规性。

因此,控制 PDN 噪声非常重要,并确保它提供的电压在可接受的公差范围内(通常在±2%到5%之间),跨过安装在 PCB 上各种设备的电源和接地端子的电压,和设备所需的动态电流在整个功能频率范围内始终满足设备的动态电流需求。

电源完整性(PI)旨在处理 PDN 的所有方面,主要表现在控制 PDN 噪声

2. 电源分配网络(PDN)框图

下面是一个PDN的结构框图:

在这里插入图片描述

PDN 从各种 VRM 开始,然后是大容量去耦电容(通常是电解电容-铝/钽/聚合物)、电源和接地层以及相关的过孔和走线互连、多个 HF(高频)去耦贴片电容器(通常是陶瓷电容器)以及与电源电压和各种器件(IC、晶体管等)的接地引脚有关的过孔和走线间的互连。

3. PDN噪声及其原因

PDN 噪声控制在确保良好的电源完整性方面起着最重要的作用。为了控制它,必须首先了解和分析 PDN 噪声的原因和来源。

如果 PDN 互连中只有恒定的直流电流从 VRM 到 IC,则会导致 VRM 和 IC 之间出现恒定的电压降,称为 IR 压降:

IR 压降=(电源和地之间的串联电阻)X(流过的电流)…(PI-1)

然而,电路板上的 IC 和器件吸收的电流从来都不是恒定的,而是随时间而迅速波动。因此,消耗的电流不是直流电流,而是交流电流,我们需要考虑的不是“IR”下降,而是“IZ”下降,其中 Z 是 PDN 网络的交流阻抗:

PDN 上的交流电压=(PDN 的交流阻抗)x(PDN 中的交流电流)…(PI-2)

在 IC 和晶体管中,当 IC 芯片内部和/或 I/O 引脚和相关电路上的数字信号从一个逻辑电平转换为另一个逻辑电平时,从这些器件的电源引脚汲取的电流也会发生变化。在高速电路中这种变化发生在很短的时间内,其特征是上升或下降时间(‘tr’)从亚纳秒到几纳秒不等。

如果 ΔI 是 IC 从电源汲取的电流的变化量,Δt(=tr)是发生这种变化的时间,那么这种变化将在电源和接地引脚上感应出噪声电压 Vnoise =L x(ΔI / ΔT)=L x(ΔI/ tr),其中“L”是由电源和地网络(例如 PDN)之间的路径形成的回路电感。该噪声电压正是 PDN 噪声的一个原因,这个 PDN 噪声源明显存在三个因素:

  1. ΔI 越大,噪声电压就越大。因此,如果多个信号,称作“n”个,在同一电源轨上的一个或多个器件中同时切换,则该电源轨上“tr”时间的变化电流为 nΔI,因此噪声电压将变为“n”倍:VnoisePDN = L x n x(ΔI/tr)…(PI-3)

复杂的 IC,如 FPGA、微控制器、存储器、ASIC 等,这些器件有许多 I/O,并且根据其中运行的程序,它们进行了相当多的内部处理。这两个特点会导致大量的开关发生,并且很可能伴随着大量信号同时切换,从而导致大量 PDN 噪声。

  1. 'tr’的值越小,PDN 噪声的值就越大。在当今时代,复杂 IC 和晶体管的处理能力不断增强,持续时间越来越短,我们面临着非常高的数据传输速率和极小的上升时间,即“tr”在几十皮秒的范围内。显然,这些器件有可能产生非常高的 PDN 噪声。
  2. PDN 电感’L’越大,PDN 噪声就越大。

很明显,上面的三个要素中,只有PDN的电感“L”是我们可以人为控制的。下面列出了一些电源传输路径中的电感“L”的来源:

  • PDN 互连中的每个回路都有一个与其回路面积成正比的寄生电感。因此,所有互连-在 IC芯片内部,从内部到 IC 端子,从 IC 端子到 PCB 焊盘,PCB 走线和从焊盘到去耦电容到电源和地层,然后到 VRM-所有电流路径回路具有电感(通常在 nH 范围内)。

  • 去耦电容(大容量电解电容器和陶瓷电容器)都不是理想的电容器。它们具有与外部和内部引脚相关的电感,称为 ESL(等效串联电感),电解电容器可以是几个 10nHs,陶瓷电容器可以是几个 nHs。电容器还具有 ESR(等效串联电阻),这会增加 PDN 噪声。

下面介绍了一个标明容值C 的实际电容器的等效电路如下图所示。

在这里插入图片描述
电容器的电感在高频下会增加其阻抗,此时它不再用作电容器。PCB 上的每个导体和元器件内部的电源传输路径有与之相关的一些寄生电感。如果看一下公式(PI-3),对于给定电路板上的 IC 和其他有源器件,限制 PDN 噪声的唯一方法就是控制 PDN 上的电感(L)!

4. PDN的分析和设计

从控制PDN上的电感"L"的角度出发,我们就可以得到如下等效的PDN结构框图:
在这里插入图片描述
上面的线和下面的线表示电源和地轨或平面。有一个 IC 芯片连接在 P 和 G 处。该网络主要由VRM、电阻器、电感器和电容器组成,最简单的分析是通过频域电路分析技巧完成,无论是人工还是通过 SPICE(仿真)。所要做的是估计目标频率的所需频谱,从点 P 和 G 处观察 PDN网络的阻抗 ZPDN,其中器件是与 PDN 相连为 IC 和晶体管,并分析 ZPDN 在目标带宽上如何随频率变化。

4.1 目标阻抗ZPDN及其频谱

如果 Imax 是特定 PDN 电压轨(例如 VCC)的最大电流额定消耗值,则 VCC 轨消耗的实际电流可能会在一段时间内从非常低到接近 Imax 变化,具体取决于 I/O 在特定瞬间同时切换的数量和速度。如果最快的上升时间为 tr,则电流波形中的最高频率约为 fm=0.5/ tr,谨慎的说法是:噪声电流波形的频谱覆盖了从 DC 到 fm 的频率范围,并且该频谱中任何目标频率的正弦电流波形的大小为≤ Îm =(1/2)Imax。

如果 ZPDN 是 PDN 网络在目标频率上的阻抗,则 VCC 电源轨上产生的噪声电压将具有幅度 V噪声:Vnoise =ZPDN x Îm…(PI-4)

该噪声电压将作为 VCC 电源轨上的纹波电压出现。为了使连接在 VCC 电源轨上的 IC 正常工作,需要确保 V噪声电压幅度不超过 IC 电源电压 VCC 的可接受纹波电压:
Vnoise≤可接受的电压纹波=VCC x 可接受的纹波% …(PI-5)

因此:
ZPDN ≤(VCC x 纹波%)/(Îm)=(VCC x 纹波%)/(0.5 x Imax) …(PI-6)

那么,PDN 网络的目标阻抗(ZT-PDN):
ZT-PDN=(VCC x 可接受纹波%)/(0.5 x Imax)…(PI-7)

即在理想的情况下,在 PDN 噪声电流的整个频谱范围内应该满足:ZPDN(电源分配网络的实际阻抗) ≤ ZT-PDN(电源分配网络的目标阻抗)(PI-8)

在下图中(PI-04),显示了一个良好典型 PDN 阻抗与频率的关系图,以及 PDN 的目标阻抗。在 DC 到 10GHz 的整个频率范围内,实际阻抗低于目标阻抗线,这意味着它满足上述公式(PI-8)的条件。

在这里插入图片描述

让我们再来捋一遍:一个好的 PDN 网络的设计包括以下步骤:

  1. 确定最高频率 fm =0.5/tr,其中 tr 是最快信号的上升或下降时间。DC 到 fm(最高频率)是目标频率范围。
  2. 根据上述公式计算每个电压轨的目标 PDN 阻抗 ZT-PDN。
  3. 绘制 PDN 网络或其简化版本,并使用 SPICE 或人工计算各种频率下的实际 PDN 阻抗,即绘制 PDN 阻抗频谱(阻抗幅度与频率的关系图),并了解 PDN 中各种去耦电容器和 PCB导体和通孔的几何形状如何影响该频谱形状。
  4. 选择合适的去耦电容器以及 PDN 中 PCB 导体和通孔的几何形状,以确保在整个目标频谱的每个电压轨上 ZPDN≤ZT-PDN。

下面是一个例子:

  1. 对于 VCC =3.3V 电源轨,设最快上升时间为 1ns。因此,最高频率为:fm =0.5/ tr =0.5/ (1 ns)=500MHz。设 Imax =3A,纹波=3%。因此,ZT-Vcc =(3.3V x 3%)/(0.5 x 3A)=0.066Ω
  2. 对于 VDD =1.2V 电源轨,设最快上升时间为 0.5ns。因此,最高频率为:fm =0.5/ tr=0.5/(0.5 ns)=1000 MHz。设 Imax =1A,纹波=2%。因此,ZT-VDD =(1.2V x 2%)/(0.5 x 1A)=0.048Ω

通常,目标 PDN 的 ZT-PDN 阻抗在 0.04Ω 至 0.1Ω 范围内,可满足大多数中到复杂要求,目标频段为 DC 至 1GHz。因此,对于从 DC 到 1GHz 的整个频段,ZPDN 幅度不应超过 ZT-PDN。

4.2 带宽上实际ZPDN的估计

前面我们介绍了PDN(电源分配网络)的的噪声电压主要是由PDN的阻抗决定的,并且给出了在PDN 噪声电流的整个频谱范围内应该满足:ZPDN(电源分配网络的实际阻抗) ≤ ZT-PDN(电源分配网络的目标阻抗)的结论。

下面我将进一步解释,分析特定频率下的ZPDN,为了估计不同频率下的实际 PDN 阻抗,需要分析其等效电路原理图,如上图 PI-03 所示。与电感和电容的阻抗相比,电阻值非常小;因此,典型 PDN 网络原理图可以如下图简化:
在这里插入图片描述
如果从 P 和 G 回看上述 PDN 的阻抗,就会意识到 VRM、大容量电容器、高频 HF 去耦电容器、IC 封装和芯片在各个频率区间内起着非常重要的作用,决定了 ZPDN 幅度。在 PCB 设计中,IC 封装和芯片不在我们的控制范围内,但其他元素在我们的控制范围内。因此,我们将重点分析 VRM、大容量电容和高频 HF 去耦电容及对 PDN 阻抗影响的频率区域。

4.2.1 电压调节器(VRM)

在低频下,从 DC 到大约几 KHz,VRM 为 PDN 提供低阻抗。在 1kHz 时返回 VRM 的阻抗应低于 ZT/2。通常,精心挑选的 VRM 在此频率范围内将表现出非常低的阻抗。例如,即使LVRM≤3μH 的最大值,在 1KHz 频率下,ZVRM≈2πf LVRM 也会小于 0.02Ω。

4.2.2 实际电容器的真实表现

如果 C、LC和 RC分别是实际电容器的电容、等效串联电感(ESL)和等效串联电阻(ESR),则阻抗 ZC在谐振频率下的最小值等于 ESR,由下式给出:
在这里插入图片描述

如果绘制单个电容器的阻抗 ZC与频率的关系图,我们会得到一个类似于下图中电容器 C1 和C2 的红色和绿色所示的曲线。请注意,对于频率小于Fr,阻抗实际上是容性的(即阻抗随着频率的增加而减小),而对于频率大于 Fr,它是感性的(即阻抗随频率的增加而增加)

如果在这张图中也画出目标阻抗 ZT 线,这条线在两个频率处切割 ZC 线;在他们给出的频率范围内,可以看出 ZC≤ZT。因此,可以知道在哪些频率上给定的去耦电容有助于将 PDN 阻抗保持在目标范围内。

在这里插入图片描述
在上图中,还展示了两个电容器并联的情况。红线对应 C1,绿线对应 C2,蓝线对应有效组合电容C 是 C1 与 C2 并联。对于组合电容 C,在两个谐振频率 Fr-c1 和 Fr-c2 之间的频率上,有一个阻抗峰值超过 ZT 线。 发现该峰的高度与 ESR 值成反比;因此,非常低的 ESR 值有时会适得其反,导致 ZPDN 大于 ZT。

消除此峰值的方法之一是引入第三个电容,其谐振频率介于两个谐振频率之间;尽管现在将会有 3 个谷值和 2 个峰值,但由于第三个电容在该频率范围内的低阻抗,峰值的大小仍将降低。

如果并联使用多个相同值的电容器,可能会有多个峰值,但它们会靠得很近,并且它们的幅度会很小。并联使用完全相同的电容’n’的效果是增加电容器’n’的有效值,同时将 ESL 和 ESR 的值除以’n’。但是,如果有’n’个不同的电容器并联,则等效阻抗图除了有’n’个最小谷值外,还有’n-1’个峰值,我们在选择电容器时需要小心,以免峰值超过 ZT线。

也就是说,合理的选择不同容值的电容并联,可以有效的控制ZPDN 在 ≤ZT的范围内

4.2.3 大容量电容器的作用

这些通常是电解电容器(铝、钽或聚合物类型)。它们的谐振频率范围 fbclow到 fbchigh,从几kHz 到 100kHz,因此它们能够在几 kHz 到 100kHz的频率范围内保持较低的 PDN 阻抗。他们的 ESL 约为 10 至 20nH。选择大容量电容值是为了使大容量电容器的阻抗在 1kHz 时小于目标阻抗 ZT。

选择大容量电容器的指南:

  1. 不要选择 ESR 值非常低的钽电容,因为当同时考虑其他并联电容(钽和陶瓷)的影响时,它可能会导致不需要的高峰值。选择 ESR≈0.5 ZT的钽电容器。
  2. 由于钽电容器的有效频率范围为1kHz 至 100kHz,因此选择电容值 C,使其在fbclow=1kHz 时的阻抗 1/(2πfC)小于 √(ZT2–ESR2)。

在这里插入图片描述
示例:如果 ZT=0.1Ω,ESR=0.05Ω,fbclow =1kHz,则 Cbulk≥159(0.12–0.052)=1836μF

因此:需要一个 1840μF 的大电容,ESR≈0.05Ω

典型高阻值钽电容器的 ESL 为~20nH。

很难找到电容接近 1800μF、ESR 为 0.05Ω 的钽或聚合物电容。因此,最好并联使用 2 个或更多钽电容器。

  • 使用 2 个 1000μF 的电容器,ESR=0.1Ω,这样有效 C=2000μF 和ESR=0.05Ω。
  • 或者,可以使用 4 个 470μF 的电容,每个电容的 ESR=0.2Ω,这样有效 C=1880μF,ESR= 0.05Ω。
  • 或者,可以使用三个钽电容器:其中 C1 和 C2,每个 680μF 和 ESR=0.2Ω,一个 C3 电容=500μF,ESR = 0.1Ω。由于这种情况涉及不同的电容器,在这里讨论这个问题。两个类似的电容 C1 II C2,并联得到有效电容为 1360μF 和有效 ESR=0.1Ω。设 C= C1 II C2 II C3 为最终电容(≈1860μF,ESR =0.05Ω)。ZC图如下所示:

在这里插入图片描述
可以看到,对于 1kHz 至 2MHz,阻抗小于 0.1Ω。

现在可以估计 fbchigh,即大容量电容器阻抗小于 ZT 时的最高频率。在此频率下,阻抗将表现为与 ESR 串联的感抗。此频率为:
在这里插入图片描述

在频率高达几个 100kHz(正确地说是 fbchigh),大容量电容是为了确保 ZPDN≤ZT的。高于 fbchigh或100kHz,以较高者为准,大容量电容器将表现为大电感,其阻抗幅度将大于 ZT ,因此我们需要用高频去耦电容器(比如陶瓷电容)来控制 PDN 的阻抗。

总结下来就是:

  • 在低频段,大电容能够有效控制PDN的阻抗 小于 ZT
  • 在高频段,小电容能够有效控制PDN的阻抗 小于 ZT
  • 所以我们往往会通过大电容并联小电容,多个电容并联,使得在各个频段PDN的阻抗都小于ZT以确保一个比较好的电源完整性。

4.2.4 陶瓷贴片去耦电容

陶瓷贴片电容,也称为 MLCC,谐振频率在几 100kHz 到几 100MHz 之间(取决于容值和尺寸),并且它们具有非常低的 ESR,大约几毫欧到几十毫欧。在 100kHz 至 100MHz 的频率范围内,它们在控制 PDN 阻抗和保持 PDN 阻抗小于目标阻抗方面发挥着主导作用。

这些电容器是非常小的 SMT 元件,它们各自的电容范围从几皮法拉到几十甚至几百微法不等:

  • 0.001μF 陶瓷电容器的谐振频率通常为300MHz(0201 尺寸)至200MHz(0805)
  • 0.01μF 陶瓷电容器的谐振频率通常为90MHz(0201 尺寸)至70Mhz(0805 尺寸)
  • 0.1μF 陶瓷电容器的谐振频率通常为30MHz(0201 尺寸)至20Mhz(0805 尺寸)
  • 1μF 陶瓷电容器的谐振频率通常为10 MHz(0201 尺寸)至 6MHz(0805 尺寸)
  • 10μF 陶瓷电容器的谐振频率通常为3MHz (0402 尺寸)至2MHz(0805 尺寸)

选择陶瓷电容器的指南:

如果继续使用上面的钽电容作为示例,可以发现钽电容能够在高达fbchigh = 2MHz 频率控制ZPDN 小于 ZT。高于 2MHz 时,用陶瓷电容控制 PDN 阻抗。在 2MHz 时,我们需要一个陶瓷电容值,其值 f 由下式给出:(ZT=0.1Ω,电容器的 ESR =0.04Ω)
在这里插入图片描述

该值在 0.1 至 1μF 的范围内;根据早期的数据,其谐振频率约为 10 至 30MHz。在 100MHz 时,该陶瓷电容的阻抗将主要是感抗。希望这个感抗在100MHz时小于等于 √ (ZT2 – ESR2) = 0.0916Ω;

因此电感 ESL 受以下因素限制:
在这里插入图片描述

假设每个陶瓷电容的有效 ESL =1nH 是非常安全的。因此,为了将 ESL 保持小于 0.146nH,至少需要 1nH/0.146nH =7 个并联电容。由于所需的总值应≥ 0.87μF,因此每个电容的值应为= 0.87/ 7 =0.124μF。

最接近的标准值为 0.1μF。它们的典型 ESR =0.04Ω。因此,我们将需要 9 个这样的电容器并联。有效 ESL 为 1nH/9 =0.11nH,有效 ESR 为 0.04/9 =0.0045Ω。这将导致在 100MHz 时 ZPDN = √((2πfL)2 + ESR2) ≈ 0.07Ω,远低于 ZT极限。事实上,这将使 ZPDN在高达 145MHz时依然小于目标阻抗 ZT。

通过这种方式,对于 100MHz 或者更高频率,可以决定将 PDN 阻抗保持在目标以下所需的陶瓷电容的容值和数量。最广泛使用的陶瓷去耦电容的容值为 0.1μF。为了在 100MHz 以上扩展低 PDN 阻抗范围,可以使用容值为 0.01μF(=10nF=10,000pF)和 0.001μF (=1nF=100pF)的电容并联。

当然,在并联不同值的陶瓷电容时,我们应该注意一件事。这在上面的第 6.4.2.2 节(实际电容的真实表现)中进行了讨论。不要只选择两个不同值的电容,可以选择 3 个不同的容值以避免高谐振峰值。

这些去耦电容安装在非常靠近 IC 电源和地端子的 PCB 上,因此从电容焊盘到 IC 端子焊盘的寄生走线电感非常低。连接到电容器端子所需的电源和接地层的过孔电感也增加了电容器的整体电感。因此,不仅需要考虑贴片电容的 ESL,还需要考虑过孔的环路电感以及将 IC 的电源和接地引脚连接到电容器以及电源和地层的走线。

4.2.5 走线环路电感

走线环路电感由下式给出:
在这里插入图片描述

其中 Zch是走线回路的特性阻抗,'l’是走线的长度,tpd是每单位长度的传播延迟,这取决于PCB 材料的有效介电常数 Ereff。

为了保持低的走线环路电感 Llptr,需要让’l’和’Zch’低。因此,可以制定以下设计规则来保持低走线环路电感:

  1. 保持’l’长度尽可能短。将去耦陶瓷电容放置在尽可能靠近 IC 的位置。
  2. 保持走线的宽度尽可能宽。这将使 Zch更小。
  3. 保持元件层与接地和电源层之间的高度尽可能低。这也将使 Zch更小。

4.2.6 过孔环路电感

对于一对过孔(高度为 h,过孔直径为 d,中心距为 D),过孔回路电感 Lvia由下式给出:
在这里插入图片描述
示例:8mil 'd’通孔,D =40mils,h =60mils =1.5mm,Lvp =1.53nH。

4.2.7 平面环路电感

如果 w 是宽度,l 是长度,h 是两个平面之间的间隔,则回路电感由下式给出:

在这里插入图片描述

示例:如果 l=5,w=10mils 和 h =0.25mm,Lplane =1.6nH。

在这里插入图片描述
当考虑 IC 电源/地引脚连接到电源和接地层以及去耦电容的路径中的总电感时,上述所有因素都会发挥作用。那么实际的情况就会变成:

在这里插入图片描述
其中:回路 1 和回路 3 是过孔回路,回路 2 是平面环或过孔到地的传播路径。

4.2.8 扩展回路电感

在两个垂直间隔’h’平面的环路中,两个间隔为’D’的过孔(直径’d’)之间的扩展环路电感由下式给出:

在这里插入图片描述

在上述情况下,去耦电容的总电感可能约为几 nH,而电容内部 ESL 的电感为~1nH。
为了保持较低的过孔相关电感,应该使用以下规则:

  1. 设计直径较大的过孔
  2. 保持过孔之间的距离较小
  3. 保持过孔的高度以及较小的电源层和地层之间的距离

4.2.9 一对平面的电容

电源层和地层之间的固有电容在高频下起着重要的去耦作用,以保持 PDN 阻抗处于受控状态。两个平面之间的电容(如前面的图 PI-9 所示)由下式给出
在这里插入图片描述
其中 A 是耦合平面的面积(以平方英寸为单位),h 是平面之间的分离高度(以 mils 为单位),€reff是平面之间介电材料的介电常数(或相对介电常数)。

示例: 如果 A =4“ x 6” =24sq.“ 且 h =4mil,且€r =3.8,则Cplane =(225 x 3.8 x 24)x 4 =5130pF =5.13nF。

如果我们根据公式 PI-16 计算这些平面回路的电感,我们得到:

Lploop = 1.28x(4/40)x 6/4 =0.192nH。

由此得出平面的谐振频率为:fr_planes =1/(2π√(LC))= 160MHz。因此,这将在 100 至 200MHz 的频率范围内发挥作用。

4.2.10 IC封装和内部芯片

超过几个 100MHz,IC 封装内部的寄生参数和以及半导体芯片中的电感和电容决定了 ZPDN,实际上限制了最高安全频率,超过该频率 IC 不应使用。但是,对此的控制超出了 PCB 设计人员的范围,因此这里将不会深入探讨此题的更多细节。

5. 电源完整性、信号完整性和EMI相关

为了控制 ZPDN,我们需要在接地层和元件之间以及电源层和地层之间保持较低的介电高度。

这也是为了减少串扰并保持良好的性能。因此,良好的电源完整性也会带来更好的信号完整性。此外,如果 PDN 上的噪声得到控制,那么耦合到信号网络上的 PDN 噪声也将降低,EMI也将得到控制。


http://www.kler.cn/a/529271.html

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