【PLL】应用：时钟生成
1. 系统设计方面
无线和有线收发机系统之间存在不同的系统设计方面。
有线系统：
- 于微处理器或I/O链路的PLL在正常系统操作期间不必产生多个频率
- 不需要快速频率稳定
- 有线系统的初始锁定时间要求比无线系统的稳定时间要求长得多
- 大多数有线收发系统中PLL的带内相位噪声不像在无线收发系统中那样关键
- 有线系统中由低频相位噪声引起的长期抖动是可容忍的
- 低频抖动的影响可以由在跟踪带宽内提供抖动容限的CDR电路补偿
- PLL在有线应用中的杂散要求没有那么严格
- 在无线应用中需要考虑信道干扰或阻塞信号
宽松的系统参数使得在许多有线应用中采用具有宽带PLL的环形VCO成为可能。
然而，这并不一定意味着有线系统的PLL设计比无线系统的PLL设计容易。
- 与无线系统不同，微处理器中的时钟产生电路必须与数十亿个数字逻辑电路一起工作，因此受到电源和衬底噪声耦合的影响。
- 微处理器的时钟生成电路大多采用标准CMOS技术实现，该技术在早期阶段不能提供良好的模型与硬件相关性，
- 缺乏线性或高质量的无源器件。
因此，对于某些有线系统而言，在这些条件下生成鲁棒的时钟可能相当具有挑战性。
example 发射机PLL的抖动考虑因素
随着时钟速度超过GHz范围，时钟抖动成为决定整体BER性能的最关键因素之一。
为了全面了解时钟行为，在频域中分析时钟抖动是很重要的。
RJ由相位噪声积分确定，而DJ由调制或耦合引起的杂散确定。
在基于PLL的时钟发生器中，RJ和DJ均取决于PLL的带宽。通过考虑它们的频率响应，必须确定PLL的环路带宽。
- 如图（a）显示了RJ性能不足以满足包含长期抖动的抖动要求的情况。
- 当仅考虑短期抖动时，相同的PLL被证明是令人满意的。
- 在大多数有线收发器中，CDR电路的跟踪带宽内的相位噪声不需要在发射器中PLL的RJ预算中考虑。
- 如图（B）所示：RJ可以通过将CDR跟踪带宽的相位噪声积分到系统指定的最大频率来计算。
- 数字系统中时钟生成的主要目标是在时域中实现小的峰间抖动。
- 即使PLL表现出出色的RJ性能，但当包括DJ性能时，它仍然有可能超过抖动预算。
- 由于总峰峰值抖动也可能由DJ主导，因此如果PLL不够稳健，无法提供良好的抗噪声耦合能力，则具有低RJ的PLL仍会遭受较大的峰峰值抖动
- 如图（c）所示，大杂散会在时域中产生大量的周期性抖动，从而导致峰峰值抖动性能较差。
2. 有线系统的时钟抖动
2.1 RJ和BER
在特定噪声带宽上对相位噪声进行积分，得到均方根RJ值。
假设抖动直方图为高斯分布，RJ值等于正态分布的标准差。
由RJ引起的峰-峰值抖动取决于对于给定BER，抖动分布的偏差有多大。
峰值RJ：
n是由系统的BER要求给出的乘法因子
- 当
，
是RJ 至少14倍
- 当
，n=6
- 小于
的BER，乘法因子不会增大太多
- 大多数有线通信系统，n的典型值是14
- 10 GHz时钟用于10 Gb/s串行I/O链路，则所需RJ小于0.7 ps
- 以使
2.2 总抖动
总峰峰值抖动（）:
DJ的值已经包含峰峰值抖动的含义。
- 如果DJ主要来自参考杂散，则必须降低PLL的环路带宽，以减轻DJ对总抖动的影响。
- 如果RJ比DJ更占优势，则应考虑PLL中每个模块的噪声贡献来确定最佳环路带宽。
example 具有带宽控制的RJ和DJ性能
通过分析频域中的RJ和DJ性能，可以通过控制环路带宽来改善总抖动性能
- 三阶2型CP-PLL
- 仅考虑两个噪声源：参考时钟和VCO
- 环路滤波器，积分路径中的电容值比并联电容大得多，这表明环路是严重过阻尼的
单位增益频率：
- 由于参考频率除以100并乘以1,000，因此有效倍增因子10导致1 GHz输出处的相位噪声增量为20 dB
- 带内噪声由VCO的相位噪声决定：-100 dBc/Hz 【10^-10】
- 噪声带宽：
- 计算RMS积分相位误差：
- 如果BER是
由杂散引起的DJ
- 参考杂散：8MHz；-40dBc
- 系统传递函数的3-dB带宽接近于严重过阻尼环路的fu，PLL带宽=1MHz
- 参考杂散引起的杂散电平：
- DJ：
三阶极点的影响被认为是可以忽略的
总抖动主要由RJ决定，且主要来自VCO，
因此，我们得出结论，应该增加PLL的环路带宽，以降低峰峰值抖动