高速电路中的存储器应用与设计三
4 DDR2 SDRAM 介绍及其应用要点
1. DDR2 SDRAM 概述
DDR2（Double Data Rate 2，两倍数据速率，版本 2）SDRAM，是由 JEDEC 国际标准组织开发的、基于 DDR SDRAM 的、升级的存储技术。与 DDR SDRAM 相比，虽然其仍保持了一个时钟周期完成两次数据传输的特性，但 DDR2 SDRAM 在数据传输率、延时、功耗等方面都有了显著提高，而这些性能的提高，主要来源于以下技术的提升：4n 数据预取、ODT、Post CAS、封装等。
2. DDR2 SDRAM 的技术更新
1）4n 数据预取
DDR SDRAM 的数据预取能力是 2，即芯片内部能以 2 倍于时钟频率的速度来预取数据，这使得芯片内核工作频率仅需为外部数据传输率的一半。对此，DDR2 SDRAM 做了进一步的改进，其数据预取能力为 4，使得芯片内核工作频率仅需要为外部数据传输率的 1/4。相对于 SDRAM，芯片内核工作频率等于外部数据传输速率。所以，在同样的内核工作频率下，DDR SDRAM 的数据传输速率比 SDRAM 高 1 倍，而 DDR2 SDRAM 的数据传输率又比 DDR SDRAM 高 1 倍。
例如，在 DDR 和 DDR SDRAM 的外部数据传输率都为 400Mbps 的情况下，对于 DDR2 SDRAM 而言，其内核工作频率仅为 100MHz，而对于 DDR SDRAM，其内核工作频率为 200MHz。如果是 SDRAM，则其内核工作频率需达到 400MHz，才能提供 400Mbps 的外部数据传输率，正是因为如此高的内核频率无法在技术和工艺上得到实现，因而 SDRAM 的数据传输率无法达到 400Mbps。
利用这项技术，DDR2 SDRAM 可以在不提高内核工作频率的前提下（即无需对芯片做大的技术革新），大大提高外部数据传输速率，以获得更高的性能。值得一提的是，目前正在研发的 DDR3 SDRAM 技术，其数据传输率比 DDR2 SDRAM 又有大幅度提高，而这种性能的提高，并非来自技术上的巨大变革，仅仅只是因为采用了 8n 数据预取技术。
根据数据传输速率的不同，DDR SDRAM 有如下系列：266Mbps、333Mbps、400Mbps，而 DDR2 SDRAM 的系列如下：400Mbps、533Mbps、667Mbps、800Mbps、1066Mbps。可以看出，DDR2 SDRAM 直接从 DDR SDRAM 的最高数据传输率起步，最高可以达到 1066Mbps 以上，这种性能的大幅度提升，正是利用了 4 倍数据预取技术。正如 7.2.2 节所述，受制造工艺的限制，存储器内核频率的提高，是一项极难的技术，但数据预取倍数的提高，相对而言，却容易得多，这使得 DDR2 SDRAM 在性能提高的同时，又保持了与 DDR SDRAM 类似的成本，因此，DDR2 SDRAM 得以取代第一面世，即得到了广泛的应用。
如下图所示，提供了 DDR SDRAM 和 DDR2 SDRAM 的数据预取框图，以便读者比较。
2）ODT
ODT（On-Die Termination），即芯片内部匹配终端技术，其功能图如下图所示。
在 DDR SDRAM 应用中，需通过大量的外部终端电阻上拉到 VTT 电平（1.25V），以实现信号的匹配。以 16 位存储器芯片为例，有以下信号需要通过这种方式进行匹配：DQ[15:0]、LDQS、UDQS、UDM、LDM、ADDR[12:0]、BANK[1:0]、CS#、WE#、RAS#、CAS#、WE#，即一颗芯片需要 40 个外部上拉电阻，这种设计，极大地耗费了宝贵的 PCB 面积。同时，由于 DQ[15:0]、LDQS、UDQS、UDM、LDM 等信号是双向信号，在读写时，对匹配电阻的位置有不同的要求，因此 PCB 布局时，在匹配电阻放置位置的处理上，很难同时对读写两个方向进行兼顾，以获得最佳的信号完整性。
在 DDR2 SDRAM 中，通过 ODT 技术，将许多外部的匹配电阻移到芯片内部，从而有效地节省了大量 PCB 板面积。另外，ODT 技术还允许存储器控制器配置 DDR2 SDRAM 的内部寄存器，以达到通过控制 ODT 信号，实现对匹配电阻的阻值及其开关状态控制的目的，从而实现了读、写操作时最佳的信号完整性。
DDR2 SDRAM 芯片提供一个 ODT 引脚来控制芯片内部终端电阻的开关状态。在只有一颗 DDR2 SDRAM 芯片作为存储器控制器负载的情况下，写操作时，由于 DDR2 SDRAM 作为接收端，所以 ODT 引脚为高电平以打开芯片内部终端电阻；读操作时，由于 DDR2 SDRAM 作为发送端，所以 ODT 引脚为低电平以关闭芯片内部终端电阻。其中，ODT 引脚的状态由存储器控制器控制。
对 ODT 终端电阻 Rr 的阻值，可以通过 DDR2 SDRAM 内部的扩展模式寄存器 EMR 来设定：首先配置 EMR[15:14]=01 来设置该寄存器工作于 EMR（扩展模式寄存器）模式，然后通过 EMR[6] 和 EMR[2] 两位来设置内部 Rr 的阻值，允许配置为 Rrr 关闭、75Ω、150Ω、50Ω这两种模式中的一种。以 75Ω这种模式为例，上图中，在 DDR2 SDRAM 内部，DQ 引脚的上拉电阻和下拉电阻将被配置为 150Ω。
需要注意，DDR2 SDRAM 的 ODT 技术，只是对 DQ、DQS（LDQS、UDQS）、DM（LDQM、UDM）等信号（在使能差分 DOS 的情况下，也包括 DQS#信号）实现了内部匹配。而地址和控制信号等仍需要外部的匹配终结。
3）Posted CAS
以 DDR2 SDRAM 读操作为例说明多块数据读取时的时序问题（参见下图）。
与 SDRAM 类似，DDR2 SDRAM 也是通过 BANK 地址、ROW（行地址）和 COLUMN（列地址）三者结合来实现寻址。每一次对 DDR2 SDRAM 的操作，都以 ACT 命令（通过有效 RAS#信号实现）开始，发出该命令的同时，在地址信号线上发出本次操作的 BANK 和行地址，等待 tRCD 时间后，发起 READ 或 AUTO PRECHARGE 命令（图 7.39 的 RD AP 命令，通过有效 CAS#信号实现），该命令的作用是发出读指令，同时通过地址信号线发出本次操作的列地址。最后，等待 CAS Latency 时间之后，数据才能通过数据总线输出。
由于 DDR2 SDRAM 的存储空间相对于 DDR SDRAM 有所增加，因此 BANK 数目也相应增大。例如，DDR SDRAM 单片最大容量为 1Gbit，BANK 数目为 4，而 DDR2 SDRAM 单片最大容量为 2Gbit，BANK 数目达到了 8；DDR SDRAM 的 BANK 数目最少是 2，而 DDR2 SDRAM 的 BANK 数目最少是 4。为了提高性能，经常需要在一个 BANK 操作完成之前插入对下一个 BANK 的操作。图 7.39 中，在发出对 BANK0 的 ACT 命令之后，无需等待对应的 RD AP 命令发出，只需满足 tRRD 参数（两个相邻 ACT 命令之间的时间间隔）的要求，即可发出对下一个 BANK 的 ACT 命令。
按照这种工作模式，从图 7.39 可以发现，对 BANK2 的 ACT 命令实际上形成了一个时钟周期，该命令本来应该在 RD AP（BANK 0）的后面出现，但由于 RD AP（BANK 0）命令已经占据了该时钟周期（占用了地址总线，以发出列地址），从硬件信号来说，即，这个周期已经使能了 CAS#信号，所以无法使能对应另一个 BANK 操作的 RAS#信号，因此只能延时一个时钟周期。其结果是，本来应该是流水线式操作的数据输出流被打断，BANK1 的数据输出后，需要等待一个时钟周期，BANK2 的数据才能得到输出。数据读取间隔的出现，在一定程度上将对芯片的性能造成影响。
针对这个问题，DDR2 SDRAM 做了改进：DDR2 SDRAM 允许 RD AP 命令提前发出，甚至可以紧跟 ACT 命令发出，但是要等待一个 Additive Latency（即 AL，附加延时参数）后，该 RD AP 命令才能得到执行，如下图所示。
上图引入附加延迟 AL 后的 DDR2 SDRAM 读操作模式
在上图中，AL 被设置为 tRCD-1，此时，可实现 ACT 和 RD AP 命令背靠背地发出，只不过，DDR2 SDRAM 需要对 RD AP 命令进行抑制，直到 AL 延时满足后才能执行。
下图中，引入 AL 延时并设置 AL 为 tRCD-1 后，对于多个 BANK 数据读取的操作而言，输出数据流之间不再出现间隙。
这种为了避免 ACT 命令和 RD AP 命令冲突而提出的技术叫做 Posted CAS 技术。其本质是将 CAS#信号的使能时间段（即 RD AP 命令）直接插入到紧跟 RAS#信号的使能时间段（即 ACT 命令）之后，虽然读和写操作并没有得到提前，总的延迟时间也没有改变，但引入这种技术后，可以避免在多 BANK 操作中，可能出现的一个 BANK 的 CAS#信号和其他 BANK 的 RAS#信号发生冲突，从而提高了芯片的存储效率。可以通过配置 DDR2 SDRAM 芯片内部的 EMR 寄存器的第 3～5 位，将附加延时 AL 配置为 0～5 个时钟周期。
4）差分 DQS/DQS#信号
DDR SDRAM 采用单端 DQS 信号。
如前文所述，目前广泛应用的 DDR2 SDRAM，数据传输率最高已经达到 1066Mbps，即 DQS 和 DQ 的变化率都将达到 1066600 万次/s，其中，DQS 作为数据信号 DQ 的采样参考源，若采用单端信号已经不足以保证其在高速变化时的信号完整性。
采用差分 DQS/DQS#信号，其优势在于：减少信号间串扰的影响，减少 DQS 输出脉宽对工作电压和温度稳定性的依赖等。因此，建议在使用数据传输率为 533Mbps 以上的 DDR2 SDRAM 存储器芯片时，尽量采用差分 DQS/DQS#信号。
使能差分 DQS 信号是通过配置 DDR2 SDRAM 的 EMR 寄存器的第 10 位为 0 来实现的。
5）功耗和封装
DDR SDRAM 的电平是 SSTL-2，即信号引脚是利用 2.5V 电源供电，而 DDR2 SDRAM 则采用 SSTL-18 电平，即信号引脚是利用 1.8V 电源供电。在相同存储容量和相同数据传输率的情况下，DDR2 SDRAM 将有更低的功耗。
DDR SDRAM 的封装种类有：66 引脚的 TSOP 封装，60 引脚的 FBGA 封装。由于 DDR SDRAM 的数据传输率不是特别高，TSOP 封装能较稳定地工作在这种频率上。而 DDR2 SDRAM 的最高数据传输率已经达到 1066Mbps，在高频下，TSOP 封装过长的引脚将产生很高的感抗和寄生电容，严重影响芯片工作的稳定性。
DDR2 SDRAM 直接采用 FBGA 封装，基于其良好的电气性能和散热性，保证了芯片在高速工作下的稳定性。
根据位宽的不同，DDR2 SDRAM 分为 4 位、8 位、16 位三种不同的系列，因而无法采用统一引脚数目的封装。目前，4 位和 8 位的芯片采用 60 或 68 引脚的 FBGA 封装，16 位芯片采用 84 或者 92 引脚的 FBGA 封装。
6）OCD
OCD（Off-Chip Driver）即离线驱动调整技术。这是 DDR2 SDRAM 刚问世时开发的技术，目前，DDR2 SDRAM 芯片已不再支持该技术。
3. DDR2 SDRAM 模式寄存器配置
1）模式寄存器 MR 的配置
BANK[2:0]=000 时，选择模式寄存器 MR，如下图所示。
第 14～13 位：保留为 0。
第 12 位：PD，选择脱离 Power Down（下电）模式的速度。
第 11～9 位：WR，定义 tWR 参数的值。
第 8 位：DLL，设置在模式寄存器 MR 配置的过程中，是否对芯片内部的 DLL 进行复位。
第 7 位：TM，使能存储器的测试模式（仅用于生产）。
第 6～4 位：CAS Latency，设置 CL 参数的值。
第 3 位：BT，设置 Burst Type（突发类型）。
第 2～0 位：Burst Length（突发长度）。
2）扩展模式寄存器 EMRS 的配置
BANK[2:0]=001 时，选择扩展模式寄存器 EMRS，如下图所示。
第 14～13 位：保留为 0。
第 12 位：Out，输出使能，只有当该位配置为 0 时，DQ、DQS 等信号才能正常输出。在测试存储器静态电流 Iddq 时，需关闭所有输出，可通过 EMRS 的该位来实现。
第 11 位：RDQS，使能 RDQS（冗余 DQS）功能。只有在设计中混合有位宽为 4 和 8 的存储器时，RDQS 功能才会被用到，RDQS 不是一个常用的功能。
第 10 位：DQS#，与 DDR SDRAM 不同，DDR2 SDRAM 支持差分的 DQS/DQS#信号，该位用于使能该特性。
第 9～7 位：OCD Program，配置 OCD 功能，由于 DDR2 SDRAM 不再支持 OCD，因此寄存器中这三位需配置为[111]。
第 6、2 位：Rtt，配置芯片内置的 Rtt 电阻值，有四种选择：关闭 Rtt、75Ω、150Ω、300Ω。
第 5～3 位：Posted CAS，设置 AL 参数的值。
第 1 位：ODS，配置输出驱动能力，该位为 0 时，表示正常驱动，内置始端匹配电阻约 180Ω，该位为 1 时，表示弱驱动，内置始端匹配电阻约 40Ω。
第 0 位：DLL，使能或关闭片内 DLL 功能。
3）扩展模式寄存器 EMR2 的配置
BANK[2:0]=010 时，选择扩展模式寄存器 EMR2。
该寄存器的第 7 位用于配置温度等级（商业级、工业级），其他位应保留为 0。
4）扩展模式寄存器 EMR3 的配置
BANK[2:0]=011 时，选择扩展模式寄存器 EMR3。
该寄存器应设置为默认值 0，保留以备将来使用。
4 设计实例——DDR2 SDRAM 基于 MPC5648 的应用
1）概述
MPC5648 是 Freescale 公司推出的新一代 PowerQUICC III 系列的、高性能的处理器。其最高内核工作频率达 1.33GHz，在该工作频率下处理性能可达 3065 MIPS（MIPS：Millions of Instructions Per Second，百万条指令每秒）。一级缓存有指令缓存和数据缓存各 32KB（B 指字节，一个字节等于 8 位，即 1B=8b），二级缓存为 512KB，支持 DDR SDRAM 和 DDR2 SDRAM 存储器控制器，支持 PCI、PCI-X 和 PCI Express 接口，支持Srapid IO 接口，支持 4 个 GbE 接口。本小节将重点讨论基于 MPC5648 的 DDR2 SDRAM 接口的硬件设计。
MPC5648 支持最高数据传输率为 667Mbps 的 DDR2 SDRAM。为获得最高性能，选型中需注意不能选用数据传输率低于 667Mbps 的 DDR2 SDRAM 器件，为保证可靠运行，在选择传输率更高等级的器件，如 800Mbps 或 1066Mbps 速率等级的 DDR2 SDRAM。
本设计中选用 DDR2 SDRAM DIMM 条，每个 DIMM 条上包含 9 片 8 位的 DDR SDRAM 芯片，组成 64 位数据线和 8 位 ECC 校验线的工作方式。
2）存储接口信号线分组
可将 DDR2 SDRAM 的信号线分为 4 组，以下以 MPC5648 命名方式为准，命名和 DDR2 SDRAM 器件资料的区别仅在于信号名之前多一个字母“*”。
① 数据组：MDQS/MDQS#[8:0]、MDM[8:0]、MDQ[31:0]、MECC[7:0]。
② 地址组：MBA[2:0]、MA[15:0]、MRAS#、MCAS#、MWE#。
③ 命令组：MCS[3:0]、MCKE[3:0]、MODT[3:0]。
④ 时钟组：MCK/MCK#[5:0]。
PCB 设计中，建议布线顺序如下：VTT 电源平面及匹配电阻、VREF 电源、时钟组、数据组、地址组、命令组、VDDQ 和 VDD 电源。
对于单端信号线，阻抗控制在 50～60Ω（对 Micron 公司的存储器，建议阻抗设计的目标为 60±6Ω）；对于差分对信号线，阻抗控制在 100～120Ω。
3）各组信号线的走线规则
本设计采用 8 位的 DDR2 SDRAM 芯片，因此，可将数据组分为 9 个小组：MDQS/MDQS#[0]、MDQ[7:0]、MDMQ 为第一组；MDQS/MDQS#[1]、MDQ[15:8]、MDM[1] 为第二组；依次类推；MDQS/MDQS#[8]、MECC[7:0]、MDM[8] 为第九组。
对这九个小组的数据组，要求各小组之内，走线在同一信号层并拥有相同数目的过孔，走线长度差异控制在 20mil 之内，所有的信号走线必须以完整的地平面作为参考。不同小组之间，走线长度差异控制在 500mil 之内。
对每一个小组，小组内的 8 根 MDQ 信号线的线序可以根据走线方便而进行调整。需要注意，在本设计中，采用的 DIMM 条上的存储器芯片的位宽是 8 位，因此每 8 位 MDQ 信号归入一个小组，市场上还有许多 4 位，16 位的 DIMM 条，如果需要兼容这些 DIMM 条，在硬件设计中，对数据组应谨慎分组。
数据组的信号线和其他组的信号线之间，间距要求在 25mil 以上，数据组内信号线间距要求在 10mil 以上。对于差分对 MDQS 和 MDQS#信号，走线长度差异应该控制在 10mil 之内。
对于地址/命令组，该组中，信号线长度差异应控制在 10mil 之内。走线以 1.8V 电源平面或完整的地平面作为参考。走线和其他组的信号走线间距保持在 25mil 以上。该组内信号线间距保证在 10mil 以上。
对于时钟组，差分信号对走线长度差异控制在 10mil 内，尽量在同一信号层走线，如果需要换层，两根差分对线应该一起换层。与其他组的信号间距在 25mil 以上。对于 MPC5648 一侧，一共提供了 6 对相位对齐的时钟对，即 MCK/MCK#[5:0]，其目的是兼容 DIMM 条设计和分立的内存芯片设计。例如，在本设计中，如果选用分立的 8 位存储器芯片，一共需要 9 片，如果 MPC5648 只提供一对时钟对，其驱动能力无法同时满足 9 片存储芯片的要求，因此需要由 MPC5648 提供更多的时钟对输出。如果选用 Unbuffered DIMM 条，需要根据 DIMM 条的不同种类来决定需要使用多少对时钟对。对 Registered DIMM，由于 MCK/MCK#在 DIMM 条上需要经过 PLL 再送到 DDR2 SDRAM 芯片，即在 DIMM 条上已经利用 PLL 驱动器保证了该信号的驱动能力，所以只需 MPC5648 提供一对时钟对（如 MCK/MCK#[0]），与 DIMM 条相接即可。对于 Unbuffered DIMM 条而言，DIMM 条上不提供对时钟对的驱动，根据第 6 章的知识，通过计算可以知道从 MPC5648 提供的每对时钟对，能可靠地驱动 3 个 DDR2 SDRAM 芯片。因此，需要使用 MPC5648 输出的 3 对时钟对以驱动 DIMM 条上的 9 片 DDR2 SDRAM 芯片。对于没有使用到的时钟对，可以通过配置 MPC5648 的内部寄存器 RGRM 进行关闭。
4）电源设计
在电源设计方面，需要仔细计算 VTT 电源发生器及其电源平面是否能满足设计所需要的功耗；需要仔细对 VTT、VDDQ、VREF 进行去耦滤波。VTT 电源平面应该和 DIMM 条紧密相邻；VREF 走线宽度建议为 20～25mil 并和同层的其他电源或信号走线保持至少 20mil 的间距，VREF 必须能跟随 VDDQ 的变化，建议 VREF 通过电阻分压网络从 VDDQ 直接产生。分压电阻精度要求为 1%。
5）匹配电路设计
如图下图所示为 MPC5648 和 DDR2 SDRAM DIMM 条硬件接口设计。
如果使能了 ODT 功能，数据组无需外部匹配电阻，走线直接从 MPC5648 连接到 DIMM 条即可。而地址/命令组需要在 DIMM 条末端利用外部电阻 RrT 上拉到 VTT 电平以实现匹配，电阻值需要经过仿真确定。考虑到最佳的信号完整性，RrT 应放在 DIMM 条之后，即地址/命令组信号走线从 MPC5648 出来，应该先到 DIMM 条的引脚，然后再走到 RrT 电源平面实现终端匹配。对于时钟组，一般而言，DIMM 条上都包含了 100～120Ω的差分终端电阻，所以在 PCB 上无需外加匹配。
6）时序设计
设计时，还需要仔细考虑信号时序的要求。数据组信号的时序需要参考本小组的 MDQS/MDQS#信号，并利用这对差分对信号的交叉点进行采样；地址和命令组信号的时序需要参考对应的时钟组信号，并利用 CK 上升沿和 CK#下降沿的交叉点进行采样。对于 DDR2 SDRAM，建立时间和保持时间需要考虑由于信号边沿不单调而造成的时序偏差。
算公式如下：
Tsu = Tsu(onset) + Tsu(derating) (7.1)
Th = Th(hold) + Th(derating) (7.2)
其中，Tsu 和 Th 是总的建立时间和保持时间要求；Tsu(onset) 和 Th(hold) 是从器件资料能直接得到的建立时间和保持时间的基本要求，即第 5 章的 Tsetup 和 Thold 两参数；Tsu(derating) 和 Th(derating) 是根据信号及其参考时钟的真实提升速率表而得的降额值，该表格可以从 DDR SDRAM 器件资料中获得。
这种查表计算降额值的方法，将构成很大的工作量。在实际设计中，一般是利用 Hyperlynx 等仿真软件直接得到降额值，从而确定信号的时序裕量。
需要特别注意的是地址组，地址组信号的负载数目一般都比相应的时钟信号多，因此，需考虑负载对时序造成的影响。
【案例4】CPU 存储系统不识别 8 位内存条问题
某设计中，CPU 的存储器使用 DDR SDRAM DIMM 条，测试中发现，插入 4 位条（DIMM 条上的 DDR SDRAM 芯片位宽为 4），能顺利通过存储接口的测试，插入 8 位条，则测试失败。
【讨论】
DDR SDRAM DIMM 条引脚数为 184，可兼容位宽为 4、8 的内存条。
如下图所示，采用 4 位 DIMM 条时，DQS0 作为第 0 片 DDR SDRAM 芯片 D0 的 DQS 信号，DM0/DQS9 作为第 9 片 DDR SDRAM 芯片 D9 的 DQS 信号，即 4 位条不支持数据掩码功能，而将 DM0 信号复用为 DQS9。通过这种方式，D0 和 D9 分别提供了数据线 DQ[3:0]和 DQ[7:4]。
采用 8 位 DIMM 条时，DQS0 作为第 0 片 DDR SDRAM 芯片 D0 的 DQS 信号，DM0/DQS9 作为该芯片的 DM 信号，即相比 4 位条，8 位条对每八根数据线少使用了一个 DQS，该信号引脚被复用为 DM 以支持数据掩码功能。
检查 PCB 走线规则文件，发现在设计中对数据总线的分组是按 4 位分组，即 DQ[3:0]、DQS0 为一组，DQ[7:4]、DM0/DQS9 为一组，其他依次类推，组内严格地保证 DQS 与 DQ 的走线长度，而组间的要求则很松。插入 8 位条时，本应属于一组的信号线（如 DQ[7:0]、DM0/DQS9、DQS0），实际上跨了两个分组，使用一位宽内的数据线与对应的 DQS、DM 存在较大的走线长度差异，无法满足时序的要求。
改板设计时，将 DQ[7:0]、DQS0、DM0/DQS9 归为一组，并依次划分其他组，组内严格保证走线的长度，问题得到解决。
【拓展】
对于 SDRAM、DDR SDRAM、DDR2 SDRAM，为方便 PCB 设计，同一组内的数据信号线可互换，但设计中需注意两点：
要点一，地址信号线不能互换。这是由于在初始化过程中，地址信号线将被用于配置模式寄存器，对地址信号线的线序，要求与模式寄存器的位序一一对应。
要点二，不同组的数据信号线不能互换。
关键要点：
① 相对 DDR SDRAM，DDR2 SDRAM 在以下方面有了技术更新：4n 数据预取、ODT、Posted CAS、差分 DQS/DQS#、封装和功耗。
② DDR2 SDRAM 的数据传输率可以远远高于 DDR SDRAM 的原因。
③ 在时序设计时，由于信号边沿不单调，需对时序裕量进行降额。