【FGPA】Verilog：JK 触发器 | D 触发器 | T 触发器 | D 触发器的实现

0x00 JK 触发器

JK 触发器是 RS 触发器和 T 触发器的组合，有两个输入端 J 和 K，如果两个输入端都等于 1，则将当前值反转。

JK 触发器的设计目的是防止 RS 触发器在输入 S 和 R 均等于 1 的值时被浪费，因为该值被认为是非法输入。它与 RS 触发器相同，不同之处在于如果输入值为 1,1，它不会作为非法值被接受，而是作为当前存储值的反相值被接受。

0x01 D 触发器

D 型触发器是触发器中最简单的一种。D 型触发器的名称来源于 "延迟"（Delay）一词，因为输出是输入的延迟值，直到下一个有效时钟转换为止。换句话说，D 型触发器的下一个状态是在有效时钟转换发生之前 D 的输入值。触发器有两种类型：跟踪边沿触发和前沿触发。

0x02 D 触发器的实现

真值表：

💬 Design source：

`timescale 1ns / 1ps

module DFF(
    input clk,
    input D,
    input CLR,
    output Q,
    output Qp
);

reg Q;

// falling edge triggered
always @(posedge !clk) begin
    if(CLR) Q<=1'b0;
    else begin
        if((D==1'b0)) Q<=1'b0;
        else if((D==1'b1)) Q<=1'b1;
    end
end

assign Qp = ~Q;

endmodule

💬 Testbench：

`timescale 1ns / 1ps

module DFF_tb;
reg clk, D, CLR;
wire Q, Qp;

DFF u_DFF(
    .clk(clk ),
    .D(D ),
    .CLR(CLR ),
    .Q(Q ),
    .Qp(Qp ) 
);

initial clk = 1'b0;
initial CLR = 1'b1;
initial D = 1'b0;

always clk = #50 ~clk;

always@(CLR) begin
    CLR = #125 ~CLR;
end

always@(D) begin
    D = #375 ~D;
    D = #50 ~D;
end

always@(D) begin
    D = #575 ~D;
    D = #50 ~D;
end

always@(D) begin
    D = #675 ~D;
    D = #50 ~D;
end

initial begin
    #800
    $finish;
end

endmodule

🚩 运行结果如下：

Schematic：

D 触发器在时钟的上升沿或下降沿将其输入端 D 的值直接传递到输出端 Q。设计了一个具有下降沿触发器的 D 触发器，并编写了代码来检查 D 的值和时钟的值，以确保当时钟的值从 1 下降到 0 时，存储在 D 中的值被存储到 Q 中。

📌 [ 笔者 ]   王亦优
📃 [ 更新 ]   2023.11.28
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              本人也很想知道这些错误，恳望读者批评指正！