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FPGA图像处理仿真：生成数据源的方法

article 2024/11/2 15:45:09

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前言

本章将介绍如何在仿真中将图像转化为数据流。

一、定义变参

     parameter     IMG_W  = 640 ,//图像宽度
     parameter     IMG_H  = 480 ,//   高度
     parameter DATA_WIDTH = 64   //输出的位宽

二、定义模块接口

(
     input                        clk          ,
     input                        rst_n        ,
     output                       hsync        ,
     output                       vsync        ,
     output    [DATA_WIDTH-1:0]   data 
    );

三、定义图像存储矩阵并初始化

reg  [DATA_WIDTH-1:0] array [(IMG_W*IMG_H*8/DATA_WIDTH)-1:0];

initial 
    begin
	$readmemh("C:/Users/ROG/Desktop/INTR_PRJ/project_1/project_1.sim/480.txt",array);
    end

四、定义固参

localparam total_h =  IMG_W/(DATA_WIDTH/8) + 100 ;
localparam total_v =  IMG_H + 30 ;

注：多出来的行列用于图像消隐

五、逻辑设计

原理：通过两个计数器来产生hsync、vsync,以及矩阵索引index，最后打拍同步

reg  [31:0]  index   ;
reg  [15:0]  cnt_h   ;
reg  [15:0]  cnt_v   ;
reg          valid_h ;
reg          valid_v ;

always@(posedge clk or negedge rst_n)
   if(!rst_n)
        cnt_h <= 'd0;
   else if(cnt_h>=total_h-1)
        cnt_h <= 'd0;  
   else 
        cnt_h <= cnt_h + 1'b1;
        
always@(posedge clk or negedge rst_n)
   if(!rst_n)       
        cnt_v <= 'd0;
   else if(cnt_h>=total_h-1 && cnt_v>=total_v-1)  
        cnt_v <= 'd0;
   else if(cnt_h>=total_h-1)
        cnt_v <= cnt_v + 1'b1;
   else 
        cnt_v <= cnt_v;
        
always@(posedge clk or negedge rst_n)
   if(!rst_n)
         valid_h <= 1'd0;
   else if(cnt_h>(100-1))       
         valid_h <= 1'd1;
   else 
         valid_h <= 1'd0; 
        
always@(posedge clk or negedge rst_n)
   if(!rst_n)        
         valid_v <= 1'b0;
   else if(cnt_v>(30-1))  
         valid_v <= 1'b1;
   else 
         valid_v <= 1'b0;
        
always@(posedge clk or negedge rst_n)
   if(!rst_n) 
         index <= 'd0;
   else if(valid_v && valid_h)
           if(index==(IMG_W*IMG_H*8/DATA_WIDTH)-1)
                  index <= 'd0;
           else 
                  index <= index + 1'b1;
   else 
         index <= index;
    
    
always@(posedge clk or negedge rst_n)
   if(!rst_n) 
         vsync <= 1'b0;
   else 
         vsync <= valid_v; 

always@(posedge clk or negedge rst_n)
   if(!rst_n) 
        data <= 'd0;
   else if(valid_v && valid_h)
        data <= array[index];
   else 
        data <= 'd0;      
 
always@(posedge clk or negedge rst_n)
   if(!rst_n)     
        hsync <= 1'b0;
   else 
        hsync <= valid_v & valid_h;