FPGA 时钟树缓存布局布线
时钟树缓存布局布线
在以下阶段，
Vivado
布局器确定
MMCM/PLL
，全局时钟缓存和时钟根的位置，同时遵守物理
XDC
约束：
1. I/O
和时钟布局
布局器根据连接规则和用户约束布局
I/O
缓存和
MMCM/PLL
。布局器将时钟缓存分配给时钟区域，但不分配给单
个
site
位置，除非使用
LOC
属性进行约束。
只有仅驱动非时钟负载的时钟缓存可以基于它们
的驱动器和负载的布局移动到该流程中稍后的不同时钟区域。
在此阶段的任何安装器错误是由于冲突的连接规则，用户约束，或两者。日志文件显示有关错误的可能的根本原因
的详细信息，您必须仔细查看，以使适当的设计或约束更改。
2. SLR
分区 （仅限
SSI
技术器件）和全局布局
布局器基于早期驱动器和负载布局执行初始时钟树实现。每个时钟网络与时钟窗口相关联。时钟窗口的过度重叠可
能由于预期的时钟布线争用而导致布局器错误。
当发生时钟分区错误时，日志文件显示每个时钟网络的最后时钟预算解决方案以及每个时钟区域中存在的唯一时钟
网络的数量。详细查看日志文件以确定从过度使用的时钟区域中删除哪些时钟。您可以使用以下方法删除时钟：
°
通过组合相同的同步时钟，去除不必要的
MMCM
反馈时钟或者将较低扇出时钟与高扇出时钟合并来减少设
计中的时钟数。
°
将时钟基元移动到不同的时钟区域，特别是那些没有基于连接的布局规则的时钟基元。
°
在时钟负载上添加布局规划约束，以使具有较小扇出的时钟更接近其驱动器或远离高利用率时钟区域。
布局器精化时钟树实现几次以帮助提高时序
QoR
。例如，在稍后的布局优化阶段期间，布局器分析每个挑战性时钟
以确定更好的时钟根位置。
3.
时钟树预布线
布局器指导后续实现步骤，并为布局后时序分析提供准确的延迟估计。
布局后，
Vivado
工具可以按如下所示修改时钟树实现：
• Vivado
物理优化器可以复制和移动单元到没有相关时钟的时钟区域。
•
可以进行
Vivado
布线器调整，以提高时序
QoR
和合法化时钟布线。当您使用
Explore
布线指令时，
Vivado
布
线器还可以修改时钟根位置以提高时序
QoR
。
下表总结了主时钟拓扑结构的布局规则以及约束如何影响这些规则。
