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hdlbits系列verilog解答(exams/m2014_q4f)-47

文章目录

    • 一、问题描述
    • 二、verilog源码
    • 三、仿真结果


一、问题描述

实现以下电路:
仿真输出结果


二、verilog源码

module top_module (
    input in1,
    input in2,
    output out);
    
    assign out = in1 & (~in2);

endmodule


三、仿真结果

仿真输出结果


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http://www.kler.cn/a/145210.html

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